參數(shù)資料
型號(hào)： STLC7545
廠商： 意法半導(dǎo)體
英文描述： Enhanced V.34 BIS Analog Front-End(單片模擬前端)
中文描述： 國(guó)際清算銀行增強(qiáng).34模擬前端（單片模擬前端）
文件頁(yè)數(shù)： 25/53頁(yè)
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代理商： STLC7545
V - CIRCUIT PROGRAMMING
(continued)
V.3.3- Control Bit Function Summary
V.3.3.1- TxCTRLWORD
Table 9 :
TxCTRLWord, Programmed Function
Table
Bit
11,12,13,14
N0
”
R3,R2,R1,R0
”
S1,S0
”
T2,T1,T0
14,15,16,17,18
M0
”
Q1,Q0
19
U2,U1,U0
20
P0
21
BS
Programmed Function
N Divisor rank : 3, 4
R Divisor rank : 15/13, 12/11, 10/9, 8/7, 6/5, 4/3, 1 (1)
S Divisor rank: 1, 3, 5, 7
T Divisor rank : 4, 8, 16, 32, 64, 128, 256, 512
M Divisor rank : 3, 4
Q Divisor rank : 5, 6, 7, 8
U Divisor rank : 3, 4, 5, 6 ,7, 8, 12, 16
P Divisor rank: 3, 4
Band Split or Echo cancelling mode. (In band split mode the IIR2 Filter outputis
internally tied to IIR3 Filter Input)
Synchronization signal: TxSCLK or RxCLK
Synchronization enabling: Lock or FreeDPLL.
TxDPLL reset on the next falling edge of the synchronization signal. SST is
automatically reset after its action is completed.
7544 and V.34 synchronization mode
R Divisor rank
Tx Attenuation : 0dB, 6dB or infinite
V Divisor rank: 128 , 160, 192
F Divisor rank
FSHIFT frequency : Fsx or Fsx / 2 (Related to frequency capture range of the
TxDPLL as FQ-FSHIFT < FAVERAGE < FQ + FSHIFT)
HALF-INTEGER Q DIVIDER (used with TxCR1 Q bit). Test Functions. Must be
set to logical 0 for normal operation
Test Loop
Note 1 :
The R2 and R3 bitsare found in the TxCR2 register Table 23
22
22
22
LTX
LC
SST
23
23
24
25
25
24
VF
R2, R3
AT1,AT0
V2,V1,V0
F
W
27
Ts0,HQ1, HQ0
27
DL
V.3.3.2- RxCTRL WORD
Table 10 :
RxCTRLWord, ProgrammedFunction
Table
Bit
28,29,30,31
N0
”
R3,R2,
R1,R0
”
S1,S0
”
T2,T1,T0
32,33,34,35
M0
”
Q1,Q0
36
U2,U1,U0
37
P0
37
ECK
38
LL
38
PS1,PS0
38
PS3
Programmed Function
N Divisor rank : 3, 4
R Divisor rank : 15/13,12/11, 10/9, 8/7, 6/5, 4/3, 1 (1)
S Divisor rank : 1, 3, 5, 7
T Divisor rank : 4, 8, 16, 32, 64, 128, 256, 512
M Divisor rank : 3, 4
Q Divisor rank : 5, 6, 7, 8
U Divisor rank : 3, 4, 5, 6 ,7, 8, 12, 16
P Divisor rank : 3, 4
Tx/RxRCLK and Tx/RxHSCLK outputenabling
Rx DPLL Lead/Lag control
Rx DPLL Phase Shift magnitude : 0, 8, 12, 16, 20, 24, 28, PS2
Rx DPLL Phase Shift magnitude : One 128*Fsx period. This bit is reset after phase shift
completion.
Rx DPLL Coarse Phase Lag : 0, 64, 128, 256 512, 1024, AP0
V Divisor rank
FCOMP or TxRCLK outputenable (used in V.Fast synchronizationmode to multiplex the
transmit bit Frame)
Half-integer Q divider (used with RxCR1 Q bit)
R Divisor rank
Note 1 :
The R2 and R3 bits are found in the RxCR3 register Table 41
39
40
41
AP2,AP1
V2,V1,V0
EMX
41
41
HQ0,HQ1
R3, R2
STLC7545
25/53
相關(guān)PDF資料
PDF描述
STLC7549 Stereo Audio/MODEM/Telephony Codec(立體聲音頻/調(diào)制解調(diào)器/電話編解碼器)
STLVD210B DIFFERENTIAL LVDS CLOCK DRIVER
STLVD210 DIFFERENTIAL LVDS CLOCK DRIVER
STLVD210BF DIFFERENTIAL LVDS CLOCK DRIVER
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參數(shù)描述
STLC7545CFN 制造商:未知廠家 制造商全稱:未知廠家 功能描述:MODEM CIRCUIT|ANALOG FRONT END|CMOS|LDCC|44PIN|PLASTIC
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