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參數(shù)資料
| 型號： | S1D13706 |
| 廠商： | 愛普生（中國）有限公司 |
| 英文描述： | S1D13706 Embedded Memory LCD Controller |
| 中文描述： | S1D13706 LCD控制器的嵌入式存儲器 |
| 文件頁數(shù)： | 64/152頁 |
| 文件大?。?/td> | 1784K |
| 代理商： | S1D13706 |
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Page 64
Epson Research and Development
Vancouver Design Center
S1D13706
X31B-A-001-09
Hardware Functional Specification
Issue Date: 2004/02/09
6.4.4 Single Color 4-Bit Panel Timing
Figure 6-19: Single Color 4-Bit Panel Timing
VDP
= Vertical Display Period
= (REG[1Dh] bits 1-0, REG[1Ch] bits 7-0) + 1 Lines
= Vertical Non-Display Period
= VT - VDP
= (REG[19h] bits 1-0, REG[18h] bits 7-0) - (REG[1Dh] bits 1-0, REG[1Ch] bits 7-0) Lines
= Horizontal Display Period
= ((REG[14h] bits 6-0) + 1) x 8Ts
= Horizontal Non-Display Period
= HT - HDP
= (((REG[12h] bits 6-0) + 1) x 8Ts) - (((REG[14h] bits 6-0) + 1) x 8Ts)
VNDP
HDP
HNDP
FPLINE
FPFRAME
FPLINE
DRDY (MOD)
DRDY (MOD)
FPSHIFT
VDP
LINE1
LINE2
LINE3
LINE4
LINE239 LINE240
LINE1
LINE2
VNDP
1-R1
1-G1
1-B1
1-R2
1-G2
1-B2
1-R3
1-G3
1-B3
1-R4
1-G4
1-B4
1-B319
1-R320
1-G320
1-B320
HDP
HNDP
FPDAT[7:4]
FPDAT4
FPDAT5
FPDAT6
FPDAT7
Invalid
Invalid
Invalid
Invalid
Invalid
Invalid
Invalid
Invalid
Invalid
Invalid
- Diagram drawn with 2 FPLINE vertical blank period
- Example timing for a 320x240 panel
Notes:
- FPSHIFT uses extended low states in order to process 8 pixels in 6 FPSHIFT clocks
- Ts = Pixel clock period (PCLK)
.5Ts
.5Ts
.5Ts
.5Ts
.5Ts
.5Ts
.5Ts
.5Ts
.5Ts
.5Ts
.5Ts
.5Ts
.5Ts
.5Ts
.5Ts
2.5Ts
.5Ts
.5Ts
.5Ts
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PDF描述 |
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參數(shù)描述 |
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| S1D13715B00C10B | 功能描述:LCD 驅(qū)動器 320KB, megpixel I/F RoHS:否 制造商:Maxim Integrated 數(shù)位數(shù)量:4.5 片段數(shù)量:30 最大時鐘頻率:19 KHz 工作電源電壓:3 V to 3.6 V 最大工作溫度:+ 85 C 最小工作溫度:- 20 C 封裝 / 箱體:PDIP-40 封裝:Tube |
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