- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄382465 > S1D13706 (愛普生（中國(guó)）有限公司) S1D13706 Embedded Memory LCD Controller PDF資料下載
參數(shù)資料
| 型號(hào)： | S1D13706 |
| 廠商： | 愛普生（中國(guó)）有限公司 |
| 英文描述： | S1D13706 Embedded Memory LCD Controller |
| 中文描述： | S1D13706 LCD控制器的嵌入式存儲(chǔ)器 |
| 文件頁數(shù)： | 108/152頁 |
| 文件大?。?/td> | 1784K |
| 代理商： | S1D13706 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁當(dāng)前第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁
Page 108
Epson Research and Development
Vancouver Design Center
S1D13706
X31B-A-001-09
Hardware Functional Specification
Issue Date: 2004/02/09
bits 9-0
FPFRAME Pulse Start Position Bits [9:0]
These bits specify the start position of the vertical sync signal, in 1 line resolution.
For passive panels, these bits must be set to 00h.
For TFT/HR-TFT/D-TFD panels, VDPS is calculated using the following formula:
VPS = (REG[27h] bits 1-0, REG[26h] bits 7-0)
Note
For panel AC timing and timing parameter definitions, see Section 6.4, “Display Inter-
face” on page 56.
bits 4-0
D-TFD GCP Index Bits [4:0]
For D-TFD panels only.
These bits form the index that points to 32 8-bit GCP data regis-
ters.
bits 7-0
D-TFD GCP Data Bits [7:0]
For D-TFD panel only.
This register stores the data to be written to the GCP data bits and
is controlled by the D-TFD GCP Index register (REG[28h]). For further information on
the use of this register, see
Connecting to the Epson D-TFD Panels
, document number
X31B-G-012-xx.
Note
The Panel Type bits (REG[10h] bits 1:0) must be set to 11 (D-TFD) for the GCP Data
bits to have any hardware effect.
FPFRAME Pulse Start Position Register 0
REG[26h]
Read/Write
FPFRAME Pulse Start Position Bits 7-0
7
6
5
4
3
2
1
0
FPFRAME Pulse Start Position Register 1
REG[27h]
Read/Write
n/a
FPFRAME Pulse Start
Position Bits 9-8
7
6
5
4
3
2
1
0
D-TFD GCP Index Register
REG[28h]
Read/Write
n/a
D-TFD GCP Index Bits 4-0
7
6
5
4
3
2
1
0
D-TFD GCP Data Register
REG[2Ch]
Read/Write
D-TFD GCP Data Bits 7-0
7
6
5
4
3
2
1
0
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