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參數(shù)資料
| 型號： | S1D13706 |
| 廠商： | 愛普生（中國）有限公司 |
| 英文描述： | S1D13706 Embedded Memory LCD Controller |
| 中文描述： | S1D13706 LCD控制器的嵌入式存儲器 |
| 文件頁數(shù)： | 42/152頁 |
| 文件大?。?/td> | 1784K |
| 代理商： | S1D13706 |
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Page 42
Epson Research and Development
Vancouver Design Center
S1D13706
X31B-A-001-09
Hardware Functional Specification
Issue Date: 2004/02/09
1.
t14 is the delay from when data is placed on the bus until the data is latched into the write buffer.
Note
Minimum one software WAIT state is required.
Table 6-8: Hitachi SH-3 Interface Timing
Symbol
Parameter
2.0V
3.3V
Unit
Min
Max
20
Min
Max
66
f
CKIO
T
CKIO
t1
t2
t3
t4
t5
t6
t7
t8
t9a
t9b
t9c
t9d
t10
t11
t12
t13
t14
t15
t16
t17
Bus Clock frequency
Bus Clock period
Bus Clock pulse width low
Bus Clock pulse width high
A[16:1], M/R#, RD/WR# setup to CKIO
CSn# high setup to CKIO
BS# setup
BS# hold
CSn# setup
A[16:1], M/R#, RD/WR# hold from CS#
RD# or WEn# asserted for MCLK = BCLK (max. MCLK = 50MHz)
RD# or WEn# asserted for MCLK = BCLK
÷
2
RD# or WEn# asserted for MCLK = BCLK
÷
3
RD# or WEn# asserted for MCLK = BCLK
÷
4
Falling edge RD# to D[15:0] driven (read cycle)
Rising edge CSn# to WAIT# high impedance
Falling edge CSn# to WAIT# driven low
CKIO to WAIT# delay
D[15:0] setup to 2
nd
CKIO after BS# (write cycle) (see note 1)
D[15:0] hold (write cycle)
WAIT# rising edge to D[15:0] valid (read cycle)
Rising edge RD# to D[15:0] high impedance (read cycle)
MHz
ns
ns
ns
ns
ns
ns
ns
ns
ns
T
CKIO
T
CKIO
T
CKIO
T
CKIO
ns
ns
ns
ns
ns
ns
ns
ns
1/f
CKIO
22.5
22.5
0
0
3
7
0
0
1/f
CKIO
6.8
6.8
1
1
1
2
1
0
8.5
11.5
13.5
18.5
24
24
24
45
8.5
11.5
13.5
18.5
12
10
12
18
5
4
3
6
1
0
3
2
2
4
0
0
0
2
5
31
3
12
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PDF描述 |
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