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參數(shù)資料
| 型號(hào)： | S1D13706 |
| 廠商： | 愛普生（中國）有限公司 |
| 英文描述： | S1D13706 Embedded Memory LCD Controller |
| 中文描述： | S1D13706 LCD控制器的嵌入式存儲(chǔ)器 |
| 文件頁數(shù)： | 127/152頁 |
| 文件大小： | 1784K |
| 代理商： | S1D13706 |
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Epson Research and Development
Vancouver Design Center
Page 127
Hardware Functional Specification
Issue Date: 2004/02/09
S1D13706
X31B-A-001-09
bit 3 and bit 0
CV Pulse Force High (bit 3) and CV Pulse Enable (bit 0)
These bits control the CVOUT pin and CV Pulse circuitry as follows.
When CVOUT is forced low or forced high it can be used as a general purpose output.
Note
1
Bit 3 must be set to 0 and bit 0 must be set to 1 before initiating a new burst using the
CV Pulse Burst Start bit.
2
The CV Pulse circuitry is disabled when Power Save Mode is enabled.
bit 2
CV Pulse Burst Status
This is a read-only bit. A “1” indicates a CV pulse burst is occurring. A “0” indicates no
CV pulse burst is occurring. Software should wait for this bit to clear before starting
another burst.
bit 1
CV Pulse Burst Start
A 1 in this bit initiates a single CVOUT pulse burst. The number of clock pulses generated
is programmable from 1 to 256. The frequency of the pulses is the divided CV Pulse
source divided by 2, with 50/50 duty cycle. This bit should be cleared to 0 by software
before initiating a new burst.
Note
This bit has effect only if the CV Pulse Enable bit is 1.
bit 0
CV Pulse Enable
See description for bit 3.
Table 8-16: CV Pulse Control
Bit 3
Bit 0
Result
0
1
CV Pulse circuitry enabled
(controlled by REG[B1h] and REG[B2h])
CVOUT forced low
CVOUT forced high
0
1
0
x
x = don’t care
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