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參數(shù)資料
| 型號： | S1D13706 |
| 廠商： | 愛普生（中國）有限公司 |
| 英文描述： | S1D13706 Embedded Memory LCD Controller |
| 中文描述： | S1D13706 LCD控制器的嵌入式存儲器 |
| 文件頁數(shù)： | 103/152頁 |
| 文件大小： | 1784K |
| 代理商： | S1D13706 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁當(dāng)前第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁
Epson Research and Development
Vancouver Design Center
Page 103
Hardware Functional Specification
Issue Date: 2004/02/09
S1D13706
X31B-A-001-09
bits 5-0
MOD Rate Bits [5:0]
These bits are for passive LCD panels only.
When these bits are all 0, the MOD output signal (DRDY) toggles every FPFRAME.
For a non-zero value
n
, the MOD output signal (DRDY) toggles every n FPLINE.
bits 6-0
Horizontal Total Bits [6:0]
These bits specify the LCD panel Horizontal Total period, in 8 pixel resolution. The Hori-
zontal Total is the sum of the Horizontal Display period and the Horizontal Non-Display
period. Since the maximum Horizontal Total is 1024 pixels, the maximum panel resolu-
tion supported is 800x600.
Horizontal Total in number of pixels = ((REG[12h] bits 6:0) + 1)
×
8
Note
1
This register must be programmed such that the following formulas are valid.
HDPS + HDP
<
HT
2
For panel AC timing and timing parameter definitions, see Section 6.4, “Display Inter-
face” on page 56.
bits 6-0
Horizontal Display Period Bits [6:0]
These bits specify the LCD panel Horizontal Display Period (HDP), in 8 pixel resolution.
The Horizontal Display Period should be less than the Horizontal Total to allow for a suf-
ficient Horizontal Non-Display Period.
Horizontal Display Period in number of pixels = ((REG[14h] bits 6:0) + 1)
×
8
Note
For passive panels, HDP must be a minimum of 32 pixels and can be increased by mul-
tiples of 16. For TFT panels, HDP must be a minimum of 16 pixels and can be increased
by multiples of 8.
For panel AC timing and timing parameter definitions, see Section 6.4, “Display Interface”
on page 56.
MOD Rate Register
REG[11h]
Read/Write
n/a
MOD Rate Bits 5-0
7
6
5
4
3
2
1
0
Horizontal Total Register
REG[12h]
Read/Write
n/a
Horizontal Total Bits 6-0
7
6
5
4
3
2
1
0
Horizontal Display Period Register
REG[14h]
Read/Write
n/a
Horizontal Display Period Bits 6-0
7
6
5
4
3
2
1
0
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