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參數(shù)資料
| 型號： | S1D13706 |
| 廠商： | 愛普生（中國）有限公司 |
| 英文描述： | S1D13706 Embedded Memory LCD Controller |
| 中文描述： | S1D13706 LCD控制器的嵌入式存儲器 |
| 文件頁數(shù)： | 46/152頁 |
| 文件大?。?/td> | 1784K |
| 代理商： | S1D13706 |
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Page 46
Epson Research and Development
Vancouver Design Center
S1D13706
X31B-A-001-09
Hardware Functional Specification
Issue Date: 2004/02/09
1.
t17 is the delay from when data is placed on the bus until the data is latched into the write buffer.
Table 6-10: Motorola MC68K #2 Interface Timing
Symbol
Parameter
2.0V
3.3V
Unit
Min
Max
20
Min
Max
50
f
CLK
T
CLK
t1
t2
Bus Clock frequency
Bus Clock period
Clock pulse width high
Clock pulse width low
A[16:0], SIZ[1:0], M/R# setup to first CLK rising edge where
CS# = 0, AS# = 0, DS# = 0
A[16:0], SIZ[1:0], M/R# hold from AS# rising edge
CS# setup to CLK rising edge
CS# hold from AS# rising edge
AS# asserted for MCLK = BCLK
AS# asserted for MCLK = BCLK
÷
2
AS# asserted for MCLK = BCLK
÷
3
AS# asserted for MCLK = BCLK
÷
4
AS# falling edge to CLK rising edge
AS# rising edge to CLK rising edge
DS# falling edge to CLK rising edge
DS# setup to CLK rising edge
First CLK where AS# = 1 to DSACK1# high impedance
R/W# setup to CLK rising edge before all CS# = 0, AS# = 0, and
DS# = 0
R/W# hold from AS# rising edge
AS# = 0 and CS# = 0 to DSACK1# rising edge
AS# rising edge to DSACK1# rising edge
D[31:16] valid to third CLK rising edge where CS# = 0, AS# = 0,
and DS# = 0 (write cycle) (see note 1)
D[31:16] hold from falling edge of DSACK1# (write cycle)
DS# falling edge to D[31:16] driven (read cycle)
DSACK1# falling edge to D[31:16] valid (read cycle)
DS# rising edge to D[31:16] invalid/high impedance (read cycle)
MHz
ns
ns
ns
1/f
CLK
22.5
22.5
1/f
CLK
9
9
t3
1
1
ns
t4
t5
t6
t7a
t7b
t7c
t7d
t8
t9
t10
t11
t12
0
0
0
0
1
0
ns
ns
ns
8
8
T
CLK
T
CLK
T
CLK
T
CLK
ns
ns
ns
ns
ns
11
13
18
11
13
18
1
1
1
1
5
1
3
1
3
3
40
14
t13
1
1
ns
t14
t15
t16
0
4
6
0
3
4
ns
ns
ns
23
39
14
17
t17
1
0
ns
t18
t19
t20
t21
0
4
0
3
ns
ns
ns
ns
32
0
36
14
2
13
5
3
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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