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參數(shù)資料
| 型號： | S1D13706 |
| 廠商： | 愛普生（中國）有限公司 |
| 英文描述： | S1D13706 Embedded Memory LCD Controller |
| 中文描述： | S1D13706 LCD控制器的嵌入式存儲器 |
| 文件頁數(shù)： | 50/152頁 |
| 文件大?。?/td> | 1784K |
| 代理商： | S1D13706 |
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Page 50
Epson Research and Development
Vancouver Design Center
S1D13706
X31B-A-001-09
Hardware Functional Specification
Issue Date: 2004/02/09
1.
t12 is the delay from when data is placed on the bus until the data is latched into the write buffer.
Table 6-12: Motorola DragonBall Interface with DTACK Timing
Symbol
Parameter
MC68EZ328
2.0V
Min
Max
16
MC68VZ328
2.0V
Min
Max
20
Unit
3.3V
3.3V
Min
Max
16
Min
Max
33
f
CLKO
T
CLKO
t1
t2
Bus Clock frequency
Bus Clock period
Clock pulse width high
Clock pulse width low
A[16:1] setup 1st CLKO when CSX = 0 and either
UWE/LWE or OE = 0
A[16:1] hold from CSX rising edge
CSX asserted for MCLK = BCLK
CSX asserted for MCLK = BCLK
÷
2
CSX asserted for MCLK = BCLK
÷
3
CSX asserted for MCLK = BCLK
÷
4
CSX setup to CLKO rising edge
CSX rising edge to CLKO rising edge
UWE/LWE falling edge to CLKO rising edge
UWE/LWE rising edge to CSX rising edge
OE falling edge to CLKO rising edge
OE hold from CSX rising edge
D[15:0] setup to 3rd CLKO when CSX,
UWE/LWE asserted (write cycle) (see note 1)
D[15:0] in hold from CSX rising edge (write cycle)
Falling edge of OE to D[15:0] driven (read cycle)
CLKO rising edge to D[15:0] output Hi-Z
(read cycle)
CSX falling edge to DTACK driven high
DTACK falling edge to D[15:0] valid (read cycle)
CSX high to DTACK high
CLKO rising edge to DTACK Hi-Z
MHz
ns
ns
ns
1/f
CLKO
28.1
28.1
1/f
CLKO
28.1
28.1
1/f
CLKO
22.5
22.5
1/f
CLKO
13.5
13.5
t3
0
0
0
0
ns
t4
t5a
t5b
t5c
t5d
t6
t7
t8
t9
t10
t11
0
0
0
0
ns
8
11
13
17
8
11
13
17
8
11
13
17
8
11
13
17
T
CLKO
T
CLKO
T
CLKO
T
CLKO
ns
ns
ns
ns
ns
ns
0
0
1
0
1
0
0
0
0
0
1
0
0
0
1
0
1
0
0
0
0
0
1
0
t12
1
0
1
0
ns
t13
t14
0
4
0
3
0
4
0
3
ns
ns
30
15
30
15
t15
4
21
2
12
4
21
2
12
ns
t16
t17
t18
t19
3
20
0
34
40
3
13
2
16
6
3
20
0
34
40
3
13
2
16
6
ns
ns
ns
ns
5
5
3
1
5
5
3
1
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PDF描述 |
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