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參數(shù)資料
| 型號： | S1D13706 |
| 廠商： | 愛普生（中國）有限公司 |
| 英文描述： | S1D13706 Embedded Memory LCD Controller |
| 中文描述： | S1D13706 LCD控制器的嵌入式存儲器 |
| 文件頁數(shù)： | 106/152頁 |
| 文件大?。?/td> | 1784K |
| 代理商： | S1D13706 |
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Page 106
Epson Research and Development
Vancouver Design Center
S1D13706
X31B-A-001-09
Hardware Functional Specification
Issue Date: 2004/02/09
bits 9-0
Vertical Display Period Start Position Bits [9:0]
These bits specify the Vertical Display Period Start Position for panels in 1 line resolution.
For passive LCD panels these bits must be set to 00h.
For TFT panels, VDPS is calculated using the following formula.
VDPS = (REG[1Fh] bits 1-0, REG[1Eh] bits 7-0)
Note
1
This register must be programmed such that the following formula is valid.
VDPS + VDP < VT
2
For panel AC timing and timing parameter definitions, see Section 6.4, “Display Inter-
face” on page 56.
bit 7
FPLINE Pulse Polarity
This bit selects the polarity of the horizontal sync signal. For passive panels, this bit must
be set to 1. For TFT panels, this bit is set according to the horizontal sync signal of the
panel (typically FPLINE or LP).
When this bit = 0, the horizontal sync signal is active low.
When this bit = 1, the horizontal sync signal is active high.
bits 6-0
FPLINE Pulse Width Bits [6:0]
These bits specify the width of the panel horizontal sync signal, in 1 pixel resolution. The
horizontal sync signal is typically FPLINE or LP, depending on the panel type.
FPLINE Pulse Width in number of pixels = (REG[20h] bits 6:0) + 1
Note
For panel AC timing and timing parameter definitions, see Section 6.4, “Display Inter-
face” on page 56.
Vertical Display Period Start Position Register 0
REG[1Eh]
Read/Write
Vertical Display Period Start Position Bits 7-0
7
6
5
4
3
2
1
0
Vertical Display Period Start Position Register 1
REG[1Fh]
Read/Write
n/a
Vertical Display Period Start
Position Bits 9-8
7
6
5
4
3
2
1
0
FPLINE Pulse Width Register
REG[20h]
Read/Write
FPLINE Pulse
Polarity
FPLINE Pulse Width Bits 6-0
7
6
5
4
3
2
1
0
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PDF描述 |
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