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參數(shù)資料
| 型號： | S1D13706 |
| 廠商： | 愛普生（中國）有限公司 |
| 英文描述： | S1D13706 Embedded Memory LCD Controller |
| 中文描述： | S1D13706 LCD控制器的嵌入式存儲器 |
| 文件頁數(shù)： | 126/152頁 |
| 文件大?。?/td> | 1784K |
| 代理商： | S1D13706 |
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Page 126
Epson Research and Development
Vancouver Design Center
S1D13706
X31B-A-001-09
Hardware Functional Specification
Issue Date: 2004/02/09
8.3.9 Pulse Width Modulation (PWM) Clock and Contrast Voltage (CV) Pulse
Configuration Registers
Figure 8-2: PWM Clock/CV Pulse Block Diagram
Note
For further information on PWMCLK, see Section 7.1.4, “PWMCLK” on page 92.
bit 7 and bit 4
PWM Clock Force High (bit 7) and PWM Clock Enable (bit 4)
These bits control the PWMOUT pin and PWM Clock circuitry as follows.
When PWMOUT is forced low or forced high it can be used as a general purpose output.
Note
The PWM Clock circuitry is disabled when Power Save Mode is enabled.
PWM Clock / CV Pulse Control Register
REG[B0h]
Read/Write
PWM Clock
Force High
n/a
PWM Clock
Enable
CV Pulse
Force High
CV Pulse
Burst Status
(RO)
CV Pulse
Burst Start
CV Pulse
Enable
7
6
5
4
3
2
1
0
Table 8-15: PWM Clock Control
Bit 7
Bit 4
Result
0
1
PWM Clock circuitry enabled
(controlled by REG[B1h] and REG[B3h])
PWMOUT forced low
PWMOUT forced high
0
1
0
x
x = don’t care
PWM Clock
Divider
Clock Source / 2
m
PWM Duty Cycle
Modulation
to PWMOUT
PWMCLK
Divided
Clock
m = PWM Clock Divide Select value
Duty = n / 256
n = PWM Clock Duty Cycle
frequency =
Clock Source / (2
m
X 256)
CV Pulse Burst
Generation
y-pulse burst
PWM Clock Force High
CV Pulse Enable
frequency =
Clock Source / (2
x
X 2)
CV Pulse
Divider
Clock Source / 2
x
Divided
Clock
x = CV Pulse Divide Select value
y = Burst Length value
CV Pulse Force High
to CVOUT
PWM Clock Enable
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