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參數(shù)資料
| 型號(hào)： | CL-PD6710 |
| 廠商： | CIRRUS LOGIC INC |
| 元件分類： | 總線控制器 |
| 英文描述： | ISA-TOOPC-CARD HOST ADAPTERS |
| 中文描述： | PCMCIA BUS CONTROLLER, PQFP144 |
| 封裝： | VQFP-144 |
| 文件頁數(shù)： | 97/128頁 |
| 文件大?。?/td> | 1591K |
| 代理商： | CL-PD6710 |
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CL-PD6710/’22
ISA–to–PC-Card Host Adapters
May 1997
97
PRELIMINARY DATA SHEET v3.1
ELECTRICAL SPECIFICATIONS
15.3.5
Input Clock Specification
Figure 15-5. Input Clock Specification
Table 15-11.Input Clock Specification
Symbol
Parameter
MIN
MAX
Units
Conditions
t
1
CLK pin input rise time
1
7
ns
t
2
CLK pin input fall time
1
7
ns
t
3
CLK input low period
0.4 T
CLKP
0.6 T
CLKP
ns
t
4
CLK input high period
0.4 T
CLKP
0.6 T
CLKP
ns
V
center
Center voltage at which
period specified
0.5 V
DD
0.5 V
DD
V
T
CLKP
Input clock period,
internal clock
69.84 – 0.1%
69.84 + 0.1%
ns
Normal synthesizer
operation. Misc Control
2 register, bit 0 = ‘0’.
CLK pin at 14.318 MHz.
T
CLKP
Input clock period,
external clock
40 – 0.1%
40 + 0.1%
ns
Synthesizer bypassed.
Misc Control 2 register,
bit 0 = ‘1’.
CLK pin at 25 MHz.
V
IHmin
CLK input high voltage
2.0
V
CORE_VDD = 3.0 V
V
ILmax
CLK input low voltage
0.8
V
CORE_VDD = 3.6 V
V
IHCmin
CLK input high voltage
0.7 V
DD
V
CORE_VDD = 4.5 V
V
ILCmax
CLK input low voltage
0.2 V
DD
V
CORE_VDD = 5.5 V
t
1
V
ILmax
, V
ILCmax
t
2
t
3
t
4
T
CLKP
CLK
V
IHmin
, V
IHCmin
V
center
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
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