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參數(shù)資料
| 型號(hào)： | μPD98501 |
| 廠商： | NEC Corp. |
| 英文描述： | Network Controller(網(wǎng)絡(luò)控制器) |
| 中文描述： | 網(wǎng)絡(luò)控制器（網(wǎng)絡(luò)控制器） |
| 文件頁(yè)數(shù)： | 280/671頁(yè) |
| 文件大?。?/td> | 2229K |
| 代理商： | ΜPD98501 |
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CHAPTER 4 ATM CELL PROCESSOR
280
Preliminary User’s Manual S14767EJ1V0UM00
4.4.3 A_GSR (General Status Register)
A_GSR shows interruption status. When an incident which triggers interruption occurs, F/W on RISC Core set a bit
in A_GSR corresponds to the type of incident. If Corresponding bit in A_IMR(Interrupt Mask Register) is reset and the
interruption is not masked, UTOPIA Bus Controller interrupt to V
R
4120A RISC Processor using interrupt signal. The
bit in A_GSR is reset after being read by the V
R
4120A RISC Processor. When the same type of incidents occurs
before the bit has been read, the bit will be set again.
All bits of this register is writable by RISC Core, but the bit 27-25, 22, 20-16 are reserved for future use.
Initial value is all zero.
PI
RQA
RQU
RD
0
0
0
IND
SQO
0
FER
0
0
0
0
0
31
30
29
28
27
26
25
24
23
21
20
19
18
17
16
RCR[7:0]
MF[3:0]
MM[3:0]
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
(1/2)
Field
Value
Meaning
Initial value
PI
1
0
PHY layer device interruption has occurred
PHY layer device interruption has not occurred
0
RQA
1
0
Receive Queue alert has occurred.
Receive Queue alert has not occurred.
0
RQU
1
0
Receive Queue underflow has occurred.
Receive Queue underflow has not occurred.
0
RD
1
0
Receive Deactivation has occurred.
Receive Deactivation has not occurred.
0
IND
1
0
Initialization has completed.
Initialization has not completed.
0
SQO
1
0
Scheduling Queue overflow has occurred.
Scheduling Queue overflow has not occurred.
0
FER
1
0
Fatal Error has occurred.
Fatal Error has not occurred.
0
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