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參數(shù)資料
| 型號： | μPD98501 |
| 廠商： | NEC Corp. |
| 英文描述： | Network Controller(網(wǎng)絡(luò)控制器) |
| 中文描述： | 網(wǎng)絡(luò)控制器（網(wǎng)絡(luò)控制器） |
| 文件頁數(shù)： | 174/671頁 |
| 文件大?。?/td> | 2229K |
| 代理商： | ΜPD98501 |
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CHAPTER 2 V
R
4120A
174
Preliminary User’s Manual S14767EJ1V0UM00
Figure 2-70. Cache Error Register Format
32
0
31
0
0
: RFU. Write 0 in a write operation. When this field is read, 0 is read.
2.6.3.12 ErrorEPC register (30)
The Error Exception Program Counter (ErrorEPC) register is similar to the EPC register. It is used to store the
Program Counter value at which the Cache Error, Cold Reset, Soft Reset, or NMI exception has been serviced.
The read/write ErrorEPC register contains the virtual address at which instruction processing can resume after
servicing an error. The contents of this register change depending on whether execution of MIPS16 instructions is
enabled or disabled. Setting the MIPS16EN pin after RTC reset specifies whether the execution of MIPS16
instructions is enabled or disabled.
When the MIPS16 instruction execution is disabled, this address can be:
Virtual address of the instruction that caused the exception.
Virtual address of the immediately preceding branch or jump instruction, when the instruction associated with
the error exception is in a branch delay slot.
When the MIPS16 instruction execution is enabled during a 32-bit instruction execution, this address can be:
Virtual address of the instruction that caused the exception and ISA mode at which an exception occurs.
Virtual address of the immediately preceding branch or jump instruction and ISA mode at which an exception
occurs when the instruction associated with the exception is in a branch delay slot.
When the MIPS16 instruction execution is enabled during a 16-bit instruction execution, this address can be:
Virtual address of the instruction that caused the exception and ISA mode at which an exception occurs.
Virtual address of the immediately preceding jump instruction or Extend instruction and ISA mode at which
an exception occurs when the instruction associated with the exception is in a branch delay slot of the jump
instruction or is the instruction following the Extend instruction.
The contents of the ErrorEPC register do not change when the ERL bit of the Status register is set to 1. This
prevents the processor when other exceptions occur from overwriting the address of the instruction in this register
which causes an error exception.
There is no branch delay slot indication for the ErrorEPC register.
Figure 2-71 shows the format of the ErrorEPC register when the MIPS16 ISA is disabled. Figure 2-72 shows the
format of the ErrorEPC register when the MIPS16 ISA is enabled.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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| μPG133G | L-Band SPDT Switch(長波段單刀雙擲開關(guān)) |
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參數(shù)描述 |
|---|---|
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