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參數資料
| 型號： | μPD98501 |
| 廠商： | NEC Corp. |
| 英文描述： | Network Controller(網絡控制器) |
| 中文描述： | 網絡控制器（網絡控制器） |
| 文件頁數： | 207/671頁 |
| 文件大小： | 2229K |
| 代理商： | ΜPD98501 |
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CHAPTER 2 V
R
4120A
Preliminary User’s Manual S14767EJ1V0UM00
207
It is possible for the same data to be in two places simultaneously: main memory and cache. This data is kept
consistent through the use of a write-back methodology; that is, modified data is not written back to memory until the
cache line is to be replaced.
Instruction and data cache line replacement operations are described in the following sections.
2.8.3.1 Cache write policy
The V
R
4120A Core manages its data cache by using a write-back policy; that is, it stores write data into the cache,
instead of writing it directly to memory
V
R
4120A implementation, a modified cache line is not written back to memory until the cache line is to be replaced
either in the course of satisfying a cache miss, or during the execution of a write-back CACHE instruction.
When the CPU core writes a cache line back to memory, it does not ordinarily retain a copy of the cache line, and
the state of the cache line is changed to invalid.
Note
. Some time later this data is independently written into memory. In the
Note
Contrary to the write-back, the write-through cache policy stores write data into the memory and cache
simultaneously.
2.8.4 Cache states
(1) Cache line
The three terms below are used to describe the state of a cache line:
—
Dirty:
—
Clean: a cache line that contains data that has not changed since it was loaded from memory.
—
Invalid: a cache line that does not contain valid information must be marked invalid, and cannot be used.
For example, after a Soft Reset, software sets all cache lines to invalid. A cache line in any other
state than invalid is assumed to contain valid information. Neither Cold reset nor Soft reset makes
the cache state invalid. Software makes the cache state invalid.
a cache line containing data that has changed since it was loaded from memory.
(2) Data cache
The data cache supports three cache states:
—
Invalid
—
Valid clean
—
Valid dirty
(3) Instruction cache
The instruction cache supports two cache states:
—
Invalid
—
Valid
The state of a valid cache line may be modified when the processor executes a CACHE operation. CACHE
operations are described in
APPENDIX A MIPS III INSTRUCTION SET DETAILS
.
相關PDF資料 |
PDF描述 |
|---|---|
| μPG103B | Wide-Band Amplifier(寬帶放大器) |
| μPG110B | 2 to 8 GHz WIDE BAND AMPLIFIER(2-8GHz 寬帶放大器) |
| μPG132G | L-Band SPDT Switch(長波段單刀雙擲開關) |
| μPG133G | L-Band SPDT Switch(長波段單刀雙擲開關) |
| μPG137GV | L-Band SPDT Switch(單刀雙擲開關) |
相關代理商/技術參數 |
參數描述 |
|---|---|
| PD98CNT30QMU | 制造商:Carlo Gavazzi 功能描述:PHOTO TS PL 30M AC/DC NO+NC |
| PD9909-59 | 制造商:Philco/Philips 功能描述: |
| PD9930-51 | 制造商:Philco/Philips 功能描述: |
| PD9933-59 | 制造商:Philco/Philips 功能描述: |
| PD9941-59 | 制造商:Philco/Philips 功能描述: |
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