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參數(shù)資料
| 型號： | μPD98501 |
| 廠商： | NEC Corp. |
| 英文描述： | Network Controller(網(wǎng)絡(luò)控制器) |
| 中文描述： | 網(wǎng)絡(luò)控制器（網(wǎng)絡(luò)控制器） |
| 文件頁數(shù)： | 11/671頁 |
| 文件大?。?/td> | 2229K |
| 代理商： | ΜPD98501 |
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Preliminary User’s Manual S14767EJ1V0UM00
11
CHAPTER 3 SYSTEM CONTROLLER................................................................................................ 221
3.1
Overview................................................................................................................................... 221
3.1.1 CPU interface...................................................................................................................................221
3.1.2 Memory interface .............................................................................................................................221
3.1.3 IBUS interface..................................................................................................................................221
3.1.4 UART...............................................................................................................................................222
3.1.5 Timer................................................................................................................................................222
3.1.6 Interrupt controller............................................................................................................................222
3.1.7 DSU (Deadman’s SW UNIT)............................................................................................................222
3.1.8 System block diagram......................................................................................................................223
3.1.9 Data flow diagram............................................................................................................................224
3.2
Registers.................................................................................................................................. 225
3.2.1 Register summary............................................................................................................................225
3.2.2 General registers .............................................................................................................................227
3.3
CPU Interface........................................................................................................................... 237
3.3.1 Overview..........................................................................................................................................237
3.3.2 Data rate control ..............................................................................................................................237
3.3.3 Address decoding ............................................................................................................................237
3.3.4 Endian conversion ...........................................................................................................................237
3.3.5 I/O performance...............................................................................................................................239
3.4
Memory Interface..................................................................................................................... 240
3.4.1 Overview..........................................................................................................................................240
3.4.2 Memory regions and devices...........................................................................................................240
3.4.3 Memory signal connections..............................................................................................................241
3.4.4 Memory performance.......................................................................................................................242
3.4.5 Memory control registers..................................................................................................................243
3.4.6 Boot ROM........................................................................................................................................250
3.4.7 SDRAM............................................................................................................................................253
3.4.8 SDRAM refresh................................................................................................................................256
3.4.9 Memory-to-CPU prefetch FIFO........................................................................................................256
3.4.10 CPU-to-memory write FIFO ...........................................................................................................256
3.4.11 SDRAM memory initialization.........................................................................................................257
3.5
IBUS Interface Register .......................................................................................................... 258
3.5.1 ITCNTR (IBUS timeout timer control register)..................................................................................258
3.5.2 ITSETR (IBUS timeout timer set register)........................................................................................258
3.6
DSU (Deadman’s SW Unit) ..................................................................................................... 259
3.6.1 Overview..........................................................................................................................................259
3.6.2 Registers..........................................................................................................................................259
3.6.3 DSU register setting flow..................................................................................................................260
3.7
Endian Mode Software Issues................................................................................................ 261
3.7.1 Overview..........................................................................................................................................261
3.7.2 Endian modes..................................................................................................................................261
CHAPTER 4 ATM CELL PROCESSOR............................................................................................. 265
4.1
Overview................................................................................................................................... 265
4.1.1 Function features .............................................................................................................................265
4.1.2 Block diagram of ATM cell processor...............................................................................................266
4.1.3 ATM cell processing operation overview..........................................................................................269
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