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參數(shù)資料
| 型號： | μPD98501 |
| 廠商： | NEC Corp. |
| 英文描述： | Network Controller(網(wǎng)絡(luò)控制器) |
| 中文描述： | 網(wǎng)絡(luò)控制器（網(wǎng)絡(luò)控制器） |
| 文件頁數(shù)： | 242/671頁 |
| 文件大?。?/td> | 2229K |
| 代理商： | ΜPD98501 |
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CHAPTER 3 SYSTEM CONTROLLER
242
Preliminary User’s Manual S14767EJ1V0UM00
3.4.4 Memory performance
The latency of memory accesses is determined by memory type, speed and prefetch scheme. Following lists
some examples of the number of 66MHz or 100MHz memory-bus clocks required for each transfer of an 4-word (16-
byte) CPU instruction-cache line fill. The first number in the “SysAD CPU Clocks” column is for the first word; the
remaining numbers for the subsequent words. Only the most common combinations are shown.
Table 3-4. Examples of Memory Performance (4word-burst access from CPU)
Memory Type
Bank-
Interleaved
Page
Hit
R/W
Prefetch
Hit
Access Latency
view from CPU
[SysAD clocks]
SDRAM,10ns
No
Yes
R
Yes
6-1-1-1
SDRAM,10ns
No
Yes
R
No
14-1-1-1
SDRAM,10ns
No
Yes
W
N/A
9-1-1-1
Flash, 85ns
No
No
R
N/A
19-12-1-12
Flash, 85ns
No
No
W
N/A
18 (Single Access Only))
PROM
No
No
R
N/A
19-12-12-12
Remarks 1.
SDRAM Configuration : RCD=3, CL=2, SDCLK=100MHz, FAT=10
2.
BUS frequency : SysAD=100MHz , IBUS=66MHz
3.
Read performance is calculated by counting the rising edge for CPU clock where the read command is
issued by the CPU. Because the CPU issues write data with no wait-states once the write command is
issued, the numbers in the table represent the rate at which data is written to memory. The sum of the
numbers represents the number of cycles between when the write operation was issued and when the
next CPU memory operation can begin.
4.
The burst write access to the FLASH/ROM is invalid. The CPU can access to the FLASH / ROM using
single access only
Table 3-5. Examples of Memory Performance (4word-burst access from IBUS Master)
Memory Type
Bank-
Interleaved
Page
Hit
R/W
Prefetch
Hit
Access Latency view from IBUS
{IBUS clocks}
SDRAM,10ns
No
Yes
R
N/A
18-1-1-1
SDRAM,10ns
No
Yes
W
N/A
12-1-1-1
Flash, 85ns
No
No
R
N/A
45-1-1-1
Flash, 85ns
No
No
W
N/A
INVALID
PROM
No
No
R
N/A
45-1-1-1
Remarks 1.
SDRAM Configuration : RCD=3, CL=2, SDCLK=100MHz, FAT=10
2.
BUS frequency : SysAD=100MHz , IBUS=66MHz
3.
Above access latency doses Not include the IBUS arbitration cycle (4 IBUS clocks)
4.
Any write access to the FLASH/ROM is prohibited. If the IBUS master perform the write access to the
FLASH/ROM, The IBUS bus error will be occurred.
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