參數(shù)資料
型號： ST7FLIT19B
廠商： 意法半導(dǎo)體
英文描述： 8-Bit MCU With Single Voltage Flash Memory, Data EEPROM, ADC, 5 Timers, SPI(內(nèi)部RC,PLL,ADC,ROP,ICP, IAP,SPI的8位MCU)
中文描述： 8位微控制器單電壓閃存存儲器，數(shù)據(jù)EEPROM，模數(shù)轉(zhuǎn)換器，5計時器和SPI（內(nèi)部鋼筋，鎖相環(huán)，藝發(fā)局，人事，電感，國際檢察官聯(lián)合會的SPI的8位微控制器）
文件頁數(shù)： 45/155頁
文件大小： 2968K
代理商： ST7FLIT19B
ST7LITE1xB
45/155
POWER SAVING MODES
(Cont’d)
Figure 31. AWUFH Mode Flow-chart
Notes:
1.
WDGHALT is an option bit. See option byte sec-
tion for more details.
2.
Peripheral clocked with an external clock source
can still be active.
3.
Only an AWUFH interrupt and some specific in-
terrupts can exit the MCU from HALT mode (such
as external interrupt). Refer to Table 5, “Interrupt
Mapping,” on page 36 for more details.
4.
Before servicing an interrupt, the CC register is
pushed on the stack. The I[1:0] bits of the CC reg-
ister are set to the current software priority level of
the interrupt routine and recovered when the CC
register is popped.
5.
If the PLL is enabled by option byte, it outputs
the clock after an additional delay of t
STARTUP
(see
Figure 13
).
RESET
INTERRUPT
3)
Y
N
N
Y
CPU
I[1:0] BITS
MAIN OSC
PERIPHERALS
2)
OFF
OFF
OFF
10
FETCH RESET VECTOR
OR SERVICE INTERRUPT
CPU
I[1:0] BITS
MAIN OSC
PERIPHERALS
ON
OFF
ON
XX
4)
CPU
I[1:0] BITS
MAIN OSC
PERIPHERALS
ON
ON
ON
XX
4)
256 OR 4096 CPU CLOCK
CYCLE
DELAY
5)
WATCHDOG
ENABLE
DISABLE
WDGHALT
1)
0
WATCHDOG
RESET
1
AWU RC OSC
ON
AWU RC OSC
OFF
AWU RC OSC
OFF
HALT
INSTRUCTION
(Active-Halt disabled)
(AWUCSR.AWUEN=1)
1
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PDF描述
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