參數(shù)資料
型號： SPAK56F8346FV60
廠商： FREESCALE SEMICONDUCTOR INC
元件分類： 數(shù)字信號處理
英文描述： 16-BIT, 240 MHz, OTHER DSP, PQFP144
封裝： 20 X 20 MM, 0.50 MM PITCH, 1.40 MM HEIGHT, PLASTIC, LQFP-144
文件頁數(shù)： 7/156頁
文件大小： 2219K
代理商： SPAK56F8346FV60
104
56F8346 Technical Data
MOTOROLA
Preliminary
Figure 6-11 GPIO Peripheral Select Register (SIM_GPS)
6.5.8.1
Reserved—Bits 15–4
This bit field is reserved or not implemented. It is read as 0 and cannot be modified by writing.
6.5.8.2
GPIO C3 (C3)—Bit 3
This bit selects the alternate function for GPIOC3.
0 = HOME1/TB3 (default - see “Switch Matrix Mode” bits of the Quad Decoder DECCR register)
1 = SS_B1
6.5.8.3
GPIO C2 (C2)—Bit 2
This bit selects the alternate function for GPIOC2.
0 = INDEX1/TB2 (default)
1 = MISO1
6.5.8.4
GPIO C1 (C1)—Bit 1
This bit selects the alternate function for GPIOC1.
0 = PHASEB1/TB1 (default)
1 = MOSI1
6.5.8.5
GPIO C0 (C0)—Bit 0
This bit selects the alternate function for GPIOC0.
0 = PHASEA1/TB0 (default)
1 = SCLK1
6.5.9
Peripheral Clock Enable Register (SIM_PCE)
The Peripheral Clock Enable register is used to enable or disable clocks to the peripherals as a power savings
feature. The clocks can be individually controlled for each peripheral on the chip.
Figure 6-12 Peripheral Clock Enable Register (SIM_PCE)
Base + $B
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
Read
0
C3
C2
C1
C0
Write
RESET
00
0000
00000
0
Base + $C
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
Read
EMI
ADCB ADCA
CAN
DEC1
DEC0
TMRD TMRC
TMRB
TMRA
SCI 1
SCI 0
SPI 1
SPI 0
PWMB
PWMA
Write
RESET
11
1
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