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參數(shù)資料
| 型號： | SPAK56F8346FV60 |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 數(shù)字信號處理 |
| 英文描述： | 16-BIT, 240 MHz, OTHER DSP, PQFP144 |
| 封裝： | 20 X 20 MM, 0.50 MM PITCH, 1.40 MM HEIGHT, PLASTIC, LQFP-144 |
| 文件頁數(shù)： | 58/156頁 |
| 文件大?。?/td> | 2219K |
| 代理商： | SPAK56F8346FV60 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁當(dāng)前第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁
150
56F8346 Technical Data
MOTOROLA
Preliminary
Take special care to minimize noise levels on the VREF, VDDA and VSSA pins
Designs that utilize the TRST pin for JTAG port or EOnCE module functionality (such as
development or debugging systems) should allow a means to assert TRST whenever RESET is
asserted, as well as a means to assert TRST independently of RESET. Designs that do not require
debugging functionality, such as consumer products, should tie these pins together.
Because the Flash memory is programmed through the JTAG/EOnCE port, the designer should
provide an interface to this port to allow in-circuit Flash programming
12.3 Power Distribution and I/O Ring Implementation
Figure 12-1 illustrates the general power control incorporated in the 56F8346. This chip contains an
internal regulator which cannot be disabled The regulator takes regulated 3.3V power from the VDD_IO pins
and provides 2.5V to the internal logic of the chip. This means the entire part is powered from the 3.3V
supply.
Notes:
Flash, RAM and internal logic are powered from the core regulator output
VPP1 and VPP2 are not connected in the customer system
All circuitry, analog and digital, share a common VSS bus
Figure 12-1 56F8346 Power Management
REG
CORE
VCAP
I/O
ADC
VDD
VSS
OCS
REG
VDDA_OSC_PLL
ROSC
VSSA_ADC
VDDA_ADC
VREFH
VREFP
VREFMID
VREFN
VREFLO
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| SPAKMC332ACFV10 | 32-BIT, MICROCONTROLLER, PQFP144 |
| SPAKXC16Z1MFC16 | 16-BIT, 16.78 MHz, MICROCONTROLLER, PQFP132 |
| SPAKXC16Z1VFC20 | 16-BIT, 20 MHz, MICROCONTROLLER, PQFP132 |
| SPAKXC16Z1MFV20 | 16-BIT, 20 MHz, MICROCONTROLLER, PQFP144 |
| SPAKXC16Z1CFC25 | 16-BIT, 25 MHz, MICROCONTROLLER, PQFP132 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| SPAKDSP303VL100 | 功能描述:IC DSP 24BIT 100MHZ 196-MAPBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - DSP（數(shù)字式信號處理器） 系列:DSP563xx 標(biāo)準(zhǔn)包裝:2 系列:StarCore 類型:SC140 內(nèi)核 接口:DSI，以太網(wǎng)，RS-232 時鐘速率:400MHz 非易失內(nèi)存:外部 芯片上RAM:1.436MB 電壓 - 輸入/輸出:3.30V 電壓 - 核心:1.20V 工作溫度:-40°C ~ 105°C 安裝類型:表面貼裝 封裝/外殼:431-BFBGA，F(xiàn)CBGA 供應(yīng)商設(shè)備封裝:431-FCPBGA（20x20） 包裝:托盤 |
| SPAKDSP311VF150 | 功能描述:IC DSP 24BIT 196-MAPBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - DSP（數(shù)字式信號處理器） 系列:DSP56K/Symphony 標(biāo)準(zhǔn)包裝:40 系列:TMS320DM64x, DaVinci™ 類型:定點(diǎn) 接口:I²C，McASP，McBSP 時鐘速率:400MHz 非易失內(nèi)存:外部 芯片上RAM:160kB 電壓 - 輸入/輸出:3.30V 電壓 - 核心:1.20V 工作溫度:0°C ~ 90°C 安裝類型:表面貼裝 封裝/外殼:548-BBGA，F(xiàn)CBGA 供應(yīng)商設(shè)備封裝:548-FCBGA（27x27） 包裝:托盤 配用:TMDSDMK642-0E-ND - DEVELPER KIT W/NTSC CAMERA296-23038-ND - DSP STARTER KIT FOR TMS320C6416296-23059-ND - FLASHBURN PORTING KIT296-23058-ND - EVAL MODULE FOR DM642TMDSDMK642-ND - DEVELOPER KIT W/NTSC CAMERA |
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