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參數(shù)資料
| 型號： | MT90500AL |
| 廠商： | Mitel Networks Corporation |
| 英文描述： | Multi-Channel ATM AAL1 SAR |
| 中文描述： | 多通道自動柜員機(jī)AAL1特區(qū) |
| 文件頁數(shù)： | 117/159頁 |
| 文件大?。?/td> | 514K |
| 代理商： | MT90500AL |
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MT90500
117
Table 79 - Main TDM Bus Input Clock Parameters
Characteristic
Sym
Min
Typ
Max
Units
Test Conditions
Clock Skew
- CLKx2 falling to CLKx1 change
t
FSK
10
ns
CLKx2 - Input Clock Period
2.048 Mbps bus (4.096 MHz clock)
4.096 Mbps bus (8.192 MHz clock)
8.192 Mbps bus (16.384 MHz clock)
t
Cx2P
244
122
61
ns
ns
ns
CLKx2 Input Pulse Width (HIGH / LOW)
2.048 Mbps bus (4.096 MHz clock)
4.096 Mbps bus (8.192 MHz clock)
8.192 Mbps bus (16.384 MHz clock)
t
Cx2H/L
97.6
48.8
26.2
122
61
30.5
146.4
73.2
34.8
ns
ns
ns
16.39 MHz (61 ns) input clock
with 50/50 duty cycle
.
CLKx1 - Input Clock Period
2.048 Mbps
4.096 Mbps
8.192 Mbps
t
Cx1P
488
244
122
ns
ns
ns
CLKx1 Pulse Width (HIGH / LOW)
2.048 Mbps
4.096 Mbps
8.192 Mbps
t
Cx1H/L
195.2
97.6
48.8
244
122
61
292.8
146.4
73.2
ns
ns
ns
16.39 MHz (61 ns) input
clock
.
PLLCLK - Input Clock Period
16.384 MHz
t
PLL
61
ns
PLLCLK Pulse Width (HIGH / LOW)
16.384 MHz
t
PLLH/L
26.2
30.5
34.8
ns
Frame Pulse Setup Time
FSYNC valid to CLKx2 falling (TCLKSYN = 1)
FSYNC valid to CLKx1 rising (negative FSYNC)
FSYNC valid to CLKx1 falling (positive FSYNC)
t
FIS
5
5
5
ns
MT90500 is TDM Timing Bus
Slave.
Frame Pulse Hold Time
CLKx2 falling to FSYNC invalid (TCLKSYN = 1)
CLKx1 rising to FSYNC invalid (negative FSYNC)
CLKx1 falling to FSYNC invalid (positive FSYNC)
t
FIH
10
10
10
ns
MT90500 is TDM Timing Bus
Slave.
Table 80 - Main TDM Bus Input Data Parameters
Characteristic
Sym
Min
Typ
Max
Units
Test Conditions
STi Setup Time
- STi VALID to CLKx1 falling
2/4 Sampling
t
SIS
5
ns
STi Hold Time
- CLKx1 falling to STi INVALID
2/4 Sampling
t
SIH
10
ns
STi Setup Time
- STi VALID to CLKx2 rising
3/4 Sampling
t
SIS
5
ns
STi Hold Time
- CLKx2 rising to STi INVALID
3/4 Sampling
t
SIH
10
ns
STi Setup Time
- STi VALID to CLKx1 rising
4/4 Sampling
t
SIS
5
ns
STi Hold Time
- CLKx1 rising to STi INVALID
4/4 Sampling
t
SIH
10
ns
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MT90502 | Multi-Channel AAL2 SAR(多通道 ATM AAL2分段及重組設(shè)備（基于通訊總線的系統(tǒng)與ATM網(wǎng)絡(luò)的接口）) |
| MT90732AP | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| MT90732 | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| MT90733 | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| MT90502 | 制造商:ZARLINK 制造商全稱:Zarlink Semiconductor Inc 功能描述:Multi-Channel AAL2 SAR |
| MT90502_06 | 制造商:ZARLINK 制造商全稱:Zarlink Semiconductor Inc 功能描述:Multi-Channel AAL2 SAR |
| MT90502AG | 制造商:Rochester Electronics LLC 功能描述: 制造商:Zarlink Semiconductor Inc 功能描述: |
| MT90503 | 制造商:ZARLINK 制造商全稱:Zarlink Semiconductor Inc 功能描述:2048VC AAL1 SAR |
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