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參數(shù)資料
| 型號： | M66596FP |
| 元件分類： | 總線控制器 |
| 英文描述： | UNIVERSAL SERIAL BUS CONTROLLER, PQFP64 |
| 封裝： | 0.50 MM PITCH, LQFP-64 |
| 文件頁數(shù)： | 12/133頁 |
| 文件大小： | 1611K |
| 代理商： | M66596FP |
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M66596FP/WG
rev .1.00
2006.3.14
page 107 of 127
4.9.1
CPU access timing(when a separate bus is set)
4.9.1.1 CPU access write timing (when a separate bus is set)
30
tsuw(A)
thw(A)
33
tw(cycle)
tw(CTRL)
trec(CTRL),
trecr(CTRL)
47
39
Note 1-1
tsu(D)
th(D)
43
44
A6-A1
CS_N
D15-D0
Note 1-2
Address determination
40
41
Data determination
Note 1-4
WR1_N,
WR0_N
4.9.1.2 CPU access read timing (when a separate bus is set)
31 tsur(A)
thr(A)
tw(cycle)
twr(CTRL)
trec(CTRL), trecr(CTRL)
47
42
Note 1-1
tv(CTRL-D)
tdis(CTRL-D)
5
ten(CTRL-D)
6
40
41
ta(CTRL-D)
3
ta(A)
1
CS_N
D15-D0
Note 1-3
2
34
tv(A)
4
Note 1-1
Note 1-4
Address determination
Data determination
RD_N
Note 1-1: tw (cycle) and trec (CTRL) are necessary when accessing the FIFO.
Note 1-2: The control signal when writing data is a combination of CS_N, WR1_N, and WR0_N.
Note 1-3: The control signal when reading data is a combination of CS_N and RD_N.
Note 1-4: RD_N, WR0_N and WR1_N should not be timed to fall at the same time that CS_N is rising. Similarly,
CS_N should not be timed to fall at the same timing that WR0_N and WR1_N are rising. In the instances noted
above, an interval of at least 10 ns must be left open.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| M66596WG | UNIVERSAL SERIAL BUS CONTROLLER, PBGA64 |
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參數(shù)描述 |
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