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參數(shù)資料
| 型號： | CL-PS7111 |
| 廠商： | Cirrus Logic, Inc. |
| 英文描述： | Low-Power System-on-a-Chip |
| 中文描述： | 低功耗系統(tǒng)級晶片 |
| 文件頁數(shù)： | 76/105頁 |
| 文件大小： | 1207K |
| 代理商： | CL-PS7111 |
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September 1997
75
PRELIMINARY DATA BOOK v2.0
ELECTRICAL SPECIFICATIONS
CL-PS7111
Low-Power System-on-a-Chip
6.4
AC Characteristics
All characteristics are specified at
VDD
= 2.7 to 3.6 volts and VSS = 0 V over an operating temperature of
0
°
C to +70
°
C. Parameters marked with an asterisk (*) are not fully tested. Characteristics marked with a
pound sign (
#
) are significantly different for 13-MHz mode because the EXPCLK is provided as an input
rather than generated internally. These timings are estimated at present.
Symbol
Parameter
13 MHz
18.432 MHz
Units
MIN
MAX
MIN
MAX
t
1
Falling CS to data bus High-Z
0*
35*
0*
25*
ns
t
2
Address change to valid write data
0
45
0
35
ns
t
3
DATA in to falling EXPCLK setup time
0
#
–
18
–
ns
t
4
DATA in to falling EXPCLK hold time
10
#
–
0
–
ns
t
5
EXPRDY to falling EXPCLK setup time
0
#
–
18
–
ns
t
6
Falling EXPCLK to EXPRDY hold time
10
#
50
#
0
50
ns
t
7
Rising NMWE to data invalid hold time
10
–
5
–
ns
t
8
Sequential data valid to falling NMWE setup time
10
10
10
10
ns
t
9
Row address to falling NRAS setup time
5
–
5
–
ns
t
10
Falling NRAS to row address hold time
25
–
25
–
ns
t
11
Column address to falling NCAS setup time
2
–
2
–
ns
t
12
Falling NCAS to column address hold time
25
–
25
–
ns
t
13
Write data valid to falling NCAS setup time
2
–
2
–
ns
t
14
Write data valid from falling NCAS hold time
50
–
50
–
ns
t
15
LCD CL2 low time
80
3,475
80
3,475
ns
t
16
LCD CL2 high time
80
3,475
80
3,475
ns
t
17
LCD Rising CL2 to rising CL1 delay
0
25
0
25
ns
t
18
LCD Falling CL1 to rising CL2
80
3,475
80
3,475
ns
t
19
LCD CL1 high time
80
3,475
80
3,475
ns
t
20
LCD Falling CL1 to falling CL2
200
6,950
200
6,950
ns
t
21
LCD Falling CL1 to FRM toggle
300
10,425
300
10,425
ns
t
22
LCD Falling CL1 to M toggle
10
20
10
20
ns
t
23
LCD Rising CL2 to display data change
10
20
10
20
ns
t
24
Falling EXPCLK to address valid
–
33
#
–
5
ns
t
25
Data valid to falling NMWE for non sequential access only
5
–
5
–
ns
t
41
CLKN rising to (internal) RUN active, clock must be on stable
1
ms
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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