參數(shù)資料
型號： ADSP-TS101SKB2250X
廠商： ANALOG DEVICES INC
元件分類： 數(shù)字信號處理
英文描述： 64-BIT, 125 MHz, OTHER DSP, PBGA484
封裝： 19 X 19 MM, METRIC, PLASTIC, BGA-484
文件頁數(shù)： 18/42頁
文件大小： 774K
代理商： ADSP-TS101SKB2250X
This information applies to a product under development. Its characteristics and specifications are subject to change with-
out notice. Analog Devices assumes no obligation regarding future manufacturing unless otherwise agreed to in writing.
25
REV. PrE
For current information contact Analog Devices at 800/262-5643
ADSP-TS101S
February 2002
PRELIMINARY TECHNICAL DATA
Link Port Data Transfer and Token Switch Timing
Figure 12, Figure 13, and Figure 14 provide the timing specifi-
cations for the link ports data transfer and token switch.
Table 18. Link Ports—Transmit
Parameter
Min
Max
Unit
Timing Requirements:
tCONNS
Connectivity Pulse Setup
0.25 × tLXCLK_TX
ns
tCONNIW
Connectivity Pulse Input Width
tLXCLK_TX
ns
tACKS
Acknowledge Setup
0.5 × tL
X
CLK_TX
ns
Switching Characteristics:
tLXCLK_TX
1
Transmit Link Clock Period
0.9 × LR × CCLK
1.1 × LR × CCLK
ns
tLXCLKH_TX
Transmit Link Clock Width High
0.4 × tLXCLK_TX
0.6 × tLXCLK_TX
ns
tLXCLKL_TX
Transmit Link Clock Width Low
0.4 × tLXCLK_TX
0.6 × tLXCLK_TX
ns
tDIRS
LxDIR Transmit Setup
0.5 × tLXCLK_TX
2 × tLXCLK_TX
ns
tDIRH
LxDIR Transmit Hold
0.5 × tLXCLK_TX
2 × tLXCLK_TX
ns
tDOS
2
LxDAT7–0 Output Setup
0.25 × tLXCLK_TX – 1ns
tDOH
LxDAT7–0 Output Hold
0.25 × tL
X
CLK_TX – 1ns
tDOS
3
LxDAT7–0 Output Setup
0.17 × tL
X
CLK_TX – 1ns
tDOH
LxDAT7–0 Output Hold
0.17 × tL
X
CLK_TX – 1ns
tLDOE
LxDAT7–0 Output Enable
CCLK
tLDOD
4
LxDAT7–0 Output Disable
CCLK
1 The Link clock Ratio (LR) is 2, 3, 4, or 8 as set by the SPD bits in the LxCTL register.
2 The formula for this parameter applies when LR is 2, 4, or 8.
3 The formula for this parameter applies when LR is 3.
4 This specification applies to the last data byte or the “Dummy” byte that follows the verification byte if enabled. For more information, see the TigerSHARC
DSP Hardware Specification.
Figure 11. Link Ports—Transmit
LxCLKOUT
LxCLKIN
LxDIR
LxDAT7–0
1
2
3
4
0
5
6
7
8
9
10
11
12
13
14
15
Note: LxCLKIN shows the connectivity pulse with each of the three possible transitions to "Acknowledge". After a
connectivity pulse low minimum, LxCLKIN may [1] return high and remain high for "Acknowledge", [2] return high
and subsequently go low (meeting tACKS) for "Not Acknowledge", or [3] remain low for "Not Acknowledge".
tLxCLKL_Tx
tLxCLKH_Tx
tDIRS
tLxCLK_Tx
tCONNS
tDOS
tDOH
tDOS
tACKS
tDOH
tCONNIW
tDIRH
tLDOD
tLDOE
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