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參數(shù)資料
| 型號(hào)： | μPD98405 |
| 廠商： | NEC Corp. |
| 英文描述： | 155M ATM Integrated SAR Controller(155M ATM SAR集成控制器) |
| 中文描述： | 155M章綜合特區(qū)控制器自動(dòng)柜員機(jī)（155M章自動(dòng)柜員機(jī)特區(qū)集成控制器） |
| 文件頁(yè)數(shù)： | 109/391頁(yè) |
| 文件大?。?/td> | 3644K |
| 代理商： | ΜPD98405 |
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CHAPTER 4 INTERFACES
109
Basically, the control memory is managed by the
μ
PD98405. The
μ
PD98405 toggles the COE_B signal at
fixed intervals (low level for 20 clocks in SAR system clock (SCLK pin input clock) cycle, then high level for 16
clocks) even when it is not transmitting or receiving data. The
μ
PD98405 makes CBE_B active while COE_B is
low, successively executing read operations, and makes CWE_B and CBE_B active while COE_B is high,
successively executing write operations.
The
μ
PD98405 also changes the number of bytes accessed by the control memory as necessary. The
control memory may perform access one word (32 bits) at a time, of the lower and higher half words, or in 1-
byte units. The type of access used is selected by the
μ
PD98405, by controlling the CBE_B signal. The
memory to be connected, therefore, must support being enabled or disabled in 1-byte units.
The control memory interface supports functions for appending and checking a parity bit. The parity bit is
input or output via CPAR3 through CPAR0. These parity bit lines indicate the parity of CD31 through CD0 in 8-
bit units, and calculate an even parity. During a read operation, the parity bit input from CPAR3 through CPAR0
is checked. Whether the function for checking the input parity bit is enabled or disabled is selected by the CPE
bit (bit 15) of the GMR register.
Selects the control memory parity check function (GMR register: bit 15).
0
Disables the control memory parity check function. The
μ
PD98405 does
not detect errors in the parity bit input from CPAR3 through CPAR0.
Enables the control memory parity check function. The
μ
PD98405
detects errors in the parity bit input from CPAR3 through CPAR0. If it
detects an error, the
μ
PD98405 sets the CPE bit of the GSR register to 1,
and informs the host by using an interrupt (provided interrupts are not
masked).
1
CPE bit
Default = 0
During a write operation, parity calculation bits in 8-bit units are output from CPAR3 through CPAR0. The
parity bit is always output regardless of the setting of the CPE bit of the GMR register. Because pins CPAR3
through CPAR0 are connected to internal pull-down resistors, they are not set to high impedance state while
not being used.
Caution If a parity error is detected on the control memory interface, the operation of the
μ
PD98405
cannot be guaranteed. Whenever a parity error is detected, therefore, reset the
μ
PD98405.
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