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參數(shù)資料
| 型號(hào)： | TCP pentium processor |
| 廠商： | Intel Corp. |
| 英文描述： | 32-Bit CPU with 64-Bit Data Bus(帶64位數(shù)據(jù)總線32位CPU) |
| 中文描述： | 32位與64位數(shù)據(jù)總線（帶64位數(shù)據(jù)總線32位的CPU中央處理器） |
| 文件頁(yè)數(shù)： | 40/49頁(yè) |
| 文件大?。?/td> | 947K |
| 代理商： | TCP PENTIUM PROCESSOR |
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PENTIUM
PROCESSOR WITH VOLTAGE REDUCTION TECHNOLOGY
E
Table 15. Mobile Pentium Processor AC Specifications for 66-MHz Bus Operation (Contd.)
40
VCC2 = 2.9V ±165mV, VCC3 = 3.3V ±165mV, TCP TCASE = 0
°
C to 95
°
C, SPGA TCASE = 0
°
C to 85
°
C, CL = 0 pF
Symbol
Parameter
Min
Max
Unit
Figure
Notes
t
28
INIT, FLUSH#, NMI, SMI#,
IGNNE# Setup Time
5.0
nS
6
(11), (15), (16)
t
29
INIT, FLUSH#, NMI, SMI#,
IGNNE# Hold Time
1.0
nS
6
(12)
t
30
INIT, FLUSH#, NMI, SMI#,
IGNNE# Pulse Width, Async
2.0
CLKs
(14), (16)
t
31
R/S# Setup Time
5.0
nS
6
(11), (15), (16)
t
32
R/S# Hold Time
1.0
nS
6
(12)
t
33
R/S# Pulse Width, Async.
2.0
CLKs
(14), (16)
t
34
D0–D63, DP0–7 Read Data Setup
Time
2.8
nS
6
t
35
D0-D63, DP0-7 Read Data Hold
Time
1.5
nS
6
t
36
RESET Setup Time
5.0
nS
7
(11), (15)
t
37
RESET Hold Time
1.0
nS
7
(12)
t
38
RESET Pulse Width, V
CC
& CLK
Stable
15.0
CLKs
7
(16)
t
39
RESET Active After V
CC
& CLK
Stable
1.0
mS
7
Power up
t
40
Reset Configuration Signals (INIT,
FLUSH#, FRCMC#) Setup Time
5.0
nS
7
(11), (15), (16)
t
41
Reset Configuration Signals (INIT,
FLUSH#, FRCMC#) Hold Time
1.0
nS
7
(12)
t
42a
Reset Configuration Signals (INIT,
FLUSH#, FRCMC#) Setup Time,
Async.
2.0
CLKs
7
To RESET falling
edge (15)
t
42b
Reset Configuration Signals (INIT,
FLUSH#, FRCMC#, BRDY#,
BUSCHK#) Hold Time, Async.
2.0
CLKs
7
To RESET falling
edge (21)
t
42c
Reset Configuration Signal
(BRDY#, BUSCHK#) Setup Time,
Async.
3.0
CLKs
7
To RESET falling
edge (21)
t
42d
Reset Configuration Signal BRDY#
Hold Time, RESET driven
synchronously
1.0
nS
7
To RESET falling
edge (1), (21)
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