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參數(shù)資料
| 型號： | TCP pentium processor |
| 廠商： | Intel Corp. |
| 英文描述： | 32-Bit CPU with 64-Bit Data Bus(帶64位數(shù)據(jù)總線32位CPU) |
| 中文描述： | 32位與64位數(shù)據(jù)總線（帶64位數(shù)據(jù)總線32位的CPU中央處理器） |
| 文件頁數(shù)： | 30/49頁 |
| 文件大?。?/td> | 947K |
| 代理商： | TCP PENTIUM PROCESSOR |
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PENTIUM
PROCESSOR WITH VOLTAGE REDUCTION TECHNOLOGY
E
4.3.4.
AC TIMINGS FOR A 50-MHZ BUS
30
The AC specifications given in Table 13 consist of
output delays, input setup requirements and input
hold requirements for a 50-MHz external bus. All AC
specifications (with the exception of those for the
TAP signals) are relative to the rising edge of the
CLK input.
All timings are referenced to 1.5V for both "0" and "1"
logic levels unless otherwise specified. Within the
sampling window, a synchronous input must be
stable for correct operation.
Table 13. Mobile Pentium
Processor AC Specifications for 50-MHz Bus Operation
VCC2 = 2.9V ±165mV, VCC3 = 3.3V ±165mV, TCP TCASE = 0
°
C to 95
°
C, SPGA TCASE = 0
°
C to 85
°
C, CL = 0 pF
Symbol
Parameter
Min
Max
Unit
Figure
Notes
Frequency
25.0
50.0
MHz
t
1a
CLK Period
20.0
40.0
nS
3
t
1b
CLK Period Stability
±
250
pS
(1), (19)
t
2
CLK High Time
4.0
nS
3
@2V, (1)
t
3
CLK Low Time
4.0
nS
3
@0.8V, (1)
t
4
CLK Fall Time
0.15
1.5
nS
3
(2.0V–0.8V),
(1), (5)
t
5
CLK Rise Time
0.15
1.5
nS
3
(0.8V–2.0V),
(1), (5)
t
6a
ADS#, PWT, PCD, BE0-7#, M/IO#,
D/C#, CACHE#, SCYC, W/R#
Valid Delay
1.0
7.0
nS
4
(22)
t
6b
AP Valid Delay
1.0
8.5
nS
4
(22)
t
6c
A3-A31, LOCK# Valid Delay
1.1
7.0
nS
4
(22)
相關PDF資料 |
PDF描述 |
|---|---|
| TCS426 | Dual Power MOSFET Drivers |
| TCS426CPA | Dual Power MOSFET Drivers |
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| TCS427 | Dual Power MOSFET Drivers |
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參數(shù)描述 |
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| TCP-SERIES | 制造商:AVX 制造商全稱:AVX Corporation 功能描述:TCP Series Low ESR Tantalum Modules |
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