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參數(shù)資料
| 型號： | SYM53C875 |
| 廠商： | LSI Corporation |
| 英文描述： | PCI-Ultra SCSI I/O Processor(PCI-Ultra SCSI I/O處理器) |
| 中文描述： | 的PCI -超的SCSI I / O處理器（個PCI -超的SCSI的I / O處理器） |
| 文件頁數(shù)： | 96/243頁 |
| 文件大?。?/td> | 1362K |
| 代理商： | SYM53C875 |
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SCSI Operating Registers
5-10
SYM53C875/875E Data Manual
value in this bit is reloaded at the beginning of
all asynchronous target receives. T he default
for this bit is reset.
Bit 1
VUE 1 (Vendor Unique E nhance-
ments bit 1)
T his bit is used to disable the automatic byte
count reload during Block Move instructions
in the command phase. If this bit is reset, the
device will reload the Block Move byte count if
the first byte received is one of the standard
group codes. If this bit is set, the device will
not reload the Block Move byte count, regard-
less of the group code.
Bit 0
WSR (Wide SCSI Receive)
When read, this bit returns the value of the
Wide SCSI Receive (WSR) flag. Setting this
bit clears the WSR flag. T his clearing function
is self-resetting.
T he WSR flag indicates that the SCSI core
received data from the SCSI bus, detected a
possible partial transfer at the end of a chained
or non-chained block move command, and
temporarily stored the high-order byte in the
SWIDE register rather than passing the byte
out the DMA channel. T he hardware uses the
WSR status flag to determine what behavior
must occur at the start of the next data receive
transfer. When the flag is set, the stored data in
SWIDE may be “residue” data, valid data for a
subsequent data transfer, or overrun data. T he
byte may be read as normal data by starting a
data receive transfer.
Performing a SCSI send operation will clear
this bit. Also, performing any non-wide trans-
fer will clear this bit.
Register 03 (83)
SCSI Control T hree (SCNT L3)
Read/Write
Bit 7
ULT RA (Ultra E nable)
Setting this bit enables Ultra SCSI synchro-
nous SCSI transfers in systems that have an 80
MHz clock. T he default value of this bit is 0.
T his bit should remain cleared in systems that
have a 40 MHz clock, unless the SCSI clock
doubler is used to increase the SCLK fre-
quency to at least 80 MHz.
When this bit is set, the signal filtering period
for SREQ/ and SACK / automatically changes
to 15 ns, regardless of the value of the Extend
REQ/ACK Filtering bit in the ST EST 2 regis-
ter.
Bits 6-4 SCF2-0 (Synchronous Clock
Conversion Factor)
T hese bits select a factor by which the fre-
quency of SCLK is divided before being pre-
sented to the synchronous SCSI control logic.
T hey should be written to the same value as
the Clock Conversion Factor bits below unless
fast SCSI operation is desired. See the SCSI
Transfer (SX FER) register description for
examples of how the SCF bits are used to cal-
culate synchronous transfer periods. See the
table under the description of bits 7-5 of the
SX FER register for the valid combinations.
Note: To migrate from a Fast SCSI-2 system with
a 40MHz clock, divide the clock by a factor
of two or more to achieve the same
synchronous transfer rate in a system with
an 80MHz clock.
Note: For additional information on how the
synchronous transfer rate is determined,
refer to Chapter 2.
Ultra
7
Default>>>
0
SCF2
6
SCF1
5
SCF0
4
EWS
3
CCF2
2
CCF1
1
CCF0
0
0
0
0
0
0
0
0
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