參數(shù)資料
型號: SYM53C875
廠商: LSI Corporation
英文描述: PCI-Ultra SCSI I/O Processor(PCI-Ultra SCSI I/O處理器)
中文描述: 的PCI -超的SCSI I / O處理器(個PCI -超的SCSI的I / O處理器)
文件頁數(shù): 113/243頁
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代理商: SYM53C875
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SCSI Operating Registers
SYM53C875/875E Data Manual
5-27
Register 1B (9B)
Chip Test T hree (CT EST 3)
Read/Write
Bits 7-4 V3-V0 (Chip revision level)
T hese bits identify the chip revision level for
software purposes. T he value should be the
same as the lower nibble of the PCI Revision
ID Register, at address 08h in configuration
space.
Bit 3
FLF (Flush DMA FIFO)
When this bit is set, data residing in the DMA
FIFO is transferred to memory, starting at the
address in the DNAD register. T he internal
DMAWR signal, controlled by the CT EST 5
register, determines the direction of the trans-
fer. T his bit is not self clearing; once the
SYM53C875 has successfully transferred the
data, this bit should be reset.
Note: Polling of FIFO flags is allowed during
flush operations.
Bit 2
CLF (Clear DMA FIFO)
When this bit is set, all data pointers for the
DMA FIFO are cleared. Any data in the FIFO
is lost. T his bit automatically resets after the
SYM53C875 has successfully cleared the
appropriate FIFO pointers and registers.
Note: T his bit does not clear the data visible at
the bottom of the FIFO.
Bit 1
FM (Fetch Pin Mode)
When set, this bit causes the FET CH/ pin to
deassert during indirect and table indirect read
operations. FET CH/ will only be active during
the op code portion of an instruction fetch.
T his allows SCRIPT S to be stored in a PROM
while data tables are stored in RAM.
If this bit is not set, FET CH/ will be asserted
for all bus cycles during instruction fetches.
Bit 0
WRIE (Write and Invalidate E nable)
T his bit, when set, causes Memory Write and
Invalidate commands to be issued on the PCI
bus after certain conditions have been met.
T hese conditions are described in detail in
Chapter 3.
V3
7
V2
6
V1
5
V0
4
FLF
3
CLF
2
FM
1
WRIE
0
Default>>>
x
x
x
x
0
0
0
0
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PDF描述
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