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參數(shù)資料
| 型號： | SYM53C875 |
| 廠商： | LSI Corporation |
| 英文描述： | PCI-Ultra SCSI I/O Processor(PCI-Ultra SCSI I/O處理器) |
| 中文描述： | 的PCI -超的SCSI I / O處理器（個PCI -超的SCSI的I / O處理器） |
| 文件頁數(shù)： | 115/243頁 |
| 文件大小： | 1362K |
| 代理商： | SYM53C875 |
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SCSI Operating Registers
SYM53C875/875E Data Manual
5-29
2. If the DMA FIFO size is set to 88 bytes,
AND the result with 7Fh for a byte count
between zero and 64. If the DMA FIFO
size is set to 536 bytes, AND the result with
3FFh for a byte count between 0 and 536.
Note: To calculate the total number of bytes in
both the DMA FIFO and SCSI logic, see
the section on Data Paths in Chapter 2,
“Functional Description.”
Register 21 (A1)
Chip Test Four (CT EST 4)
Read/Write
Bit 7
BDIS (Burst Disable)
When set, this bit will cause the SYM53C875
to perform back-to-back cycles for all transfers.
When reset, the SYM53C875 will perform
back-to-back transfers for op code fetches and
burst transfers for data moves.
Bit 6
ZMOD (High Impedance Mode)
Setting this bit causes the SYM53C875 to
place all output and bidirectional pins into a
high-impedance state. In order to read data out
of the SYM53C875, this bit must be cleared.
T his bit is intended for board-level testing only.
Do not set this bit during normal system oper-
ation.
Bit 5
ZSD (SCSI Data High Impedance)
Setting this bit causes the SYM53C875 to
place the SCSI data bus SD(15-0) and the par-
ity lines SDP(1-0) in a high-impedance state.
In order to transfer data on the SCSI bus, this
bit must be cleared.
Bit 4
SRT M (Shadow Register Test Mode)
Setting this bit allows access to the shadow reg-
isters used by memory-to-memory Move oper-
ations. When this bit is set, register accesses to
the T EMP and DSA registers are directed to
the shadow copies ST EMP (Shadow T EMP)
and SDSA (Shadow DSA). T he registers are
shadowed to prevent them from being over-
written during a memory-to-memory Move
operation. T he DSA and T EMP registers con-
tain the base address used for table indirect
calculations, and the address pointer for a call
or return instruction, respectively. T his bit is
BDIS
7
ZMOD
6
ZSD
5
SRTM
4
MPEE
3
FBL2
2
FBL1
1
FBL0
0
Default>>>
0
0
0
0
0
0
0
0
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
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