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參數(shù)資料
| 型號： | SYM53C875 |
| 廠商： | LSI Corporation |
| 英文描述： | PCI-Ultra SCSI I/O Processor(PCI-Ultra SCSI I/O處理器) |
| 中文描述： | 的PCI -超的SCSI I / O處理器（個(gè)PCI -超的SCSI的I / O處理器） |
| 文件頁數(shù)： | 116/243頁 |
| 文件大?。?/td> | 1362K |
| 代理商： | SYM53C875 |
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SCSI Operating Registers
5-30
SYM53C875/875E Data Manual
intended for manufacturing diagnostics only
and should not be set during normal opera-
tions.
Bit 3
MPE E (Master Parity E rror E nable)
Setting this bit enables parity checking during
master data phases. A parity error during a bus
master read is detected by the SYM53C875. A
parity error during a bus master write is
detected by the target, and the SYM53C875 is
informed of the error by the PERR/ pin being
asserted by the target. When this bit is reset,
the SYM53C875 will not interrupt if a master
parity error occurs. T his bit is reset at power
up.
Bits 2-0 FBL2-FBL0 (FIFO Byte Control)
T hese bits steer the contents of the CT EST 6
register to the appropriate byte lane of the 32-
bit DMA FIFO. If the FBL2 bit is set, then
FBL1 and FBL0 determine which of four byte
lanes can be read or written. When cleared, the
byte lane read or written is determined by the
current contents of the DNAD and DBC regis-
ters. Each of the four bytes that make up the
32-bit DMA FIFO can be accessed by writing
these bits to the proper value. For normal
operation, FBL2 must equal zero.
Register 22 (A2)
Chip Test Five (CT EST 5)
Read/Write
Bit 7
ADCK (Clock Address Incrementor)
Setting this bit increments the address pointer
contained in the DNAD register. T he DNAD
register is incremented based on the DNAD
contents and the current DBC value. T his bit
automatically clears itself after incrementing
the DNAD register.
Bit 6
BBCK (Clock Byte Counter)
Setting this bit decrements the byte count con-
tained in the 24-bit DBC register. It is decre-
mented based on the DBC contents and the
current DNAD value. T his bit automatically
clears itself after decrementing the DBC regis-
ter.
Bit 5
DFS (DMA FIFO Size)
T his bit controls the size of the DMA FIFO.
When clear, the DMA FIFO will appear to be
only 88 bytes deep. When set, the DMA FIFO
size will increase to 536 bytes. Using an 88-
byte FIFO allows software written for other
SYM53C8X X family chips to properly calcu-
late the number of bytes residing in the chip
after a target disconnect. T he default value of
this bit is zero.
Bit 4
MASR (Master Control for Set or
Reset Pulses)
T his bit controls the operation of bit 3. When
this bit is set, bit 3 asserts the corresponding
signals. When this bit is reset, bit 3 deasserts
the corresponding signals. T his bit and bit 3
should not be changed in the same write cycle.
FBL2
FBL1
FBL0
DMA FIFO
Byte lane
Pins
0
1
1
1
1
X
0
0
1
1
X
0
1
0
1
Disabled
0
1
2
3
n/a
D(7-0)
D(15-8)
D(23-16)
D(31-24)
ADCK
7
BBCK
6
DFS
5
MASR
4
DDIR
3
BL2
2
BO9
1
BO8
0
Default>>>
0
0
0
0
0
X
X
X
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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