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參數(shù)資料
| 型號： | SYM53C875 |
| 廠商： | LSI Corporation |
| 英文描述： | PCI-Ultra SCSI I/O Processor(PCI-Ultra SCSI I/O處理器) |
| 中文描述： | 的PCI -超的SCSI I / O處理器（個PCI -超的SCSI的I / O處理器） |
| 文件頁數(shù)： | 112/243頁 |
| 文件大?。?/td> | 1362K |
| 代理商： | SYM53C875 |
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SCSI Operating Registers
5-26
SYM53C875/875E Data Manual
Register 1A (9A)
Chip Test Two (CT EST 2)
Read/Write
Bit 7
DDIR (Data Transfer Direction)
T his status bit indicates which direction data is
being transferred. When this bit is set, the data
will be transferred from the SCSI bus to the
host bus. When this bit is clear, the data will be
transferred from the host bus to the SCSI bus.
Bit 6
SIGP (Signal Process)
T his bit is a copy of the SIGP bit in the ISTAT
register (bit
5). T he SIGP bit is used to signal a
running SCRIPT S instruction. When this reg-
ister is read, the SIGP bit in the ISTAT register
is cleared.
Bit 5
CIO (Configured as I/O)
T his bit is defined as the Configuration I/O
Enable Status bit. T his read-only bit indicates
if the chip is currently enabled as I/O space.
Note: Both bits 4 and 5 may be set if the chip is
dual-mapped.
Bit 4
CM (Configured as Memory)
T his bit is defined as the configuration mem-
ory enable status bit. T his read-only bit indi-
cates if the chip is currently enabled as
memory space.
Note: Both bits 4 and 5 may be set if the chip is
dual-mapped.
Bit 3
SRT CH (SCRAT CHA/B Operation)
T his bit controls the operation of the
SCRAT CHA and SCRAT CHB registers.
When it is set, SCRAT CHB contains the RAM
base address value from the PCI configuration
RAM Base Address register. T his is the base
address for the 4 K B internal RAM. In addi-
tion, the SCRAT CHA register displays the
memory-mapped based address of the chip
operating registers. When this bit is clear, the
SCRAT CHA and SCRAT CHB registers
return to normal operation.
Note: Bit 3 is the only writable bit in this register.
All other bits are read only. When
modifying this register, all other bits must
be written to zero. Do not execute a Read-
Modify-Write to this register.
Bit 2
T E OP (SCSI True E nd of Process)
T his bit indicates the status of the
SYM53C875’s internal T EOP signal. T he
T EOP signal acknowledges the completion of
a transfer through the SCSI portion of the
SYM53C875. When this bit is set, T EOP is
active. When this bit is clear, T EOP is inactive.
Bit 1
DRE Q (Data Request Status)
T his bit indicates the status of the
SYM53C875’s internal Data Request signal
(DREQ). When this bit is set, DREQ is active.
When this bit is clear, DREQ is inactive.
Bit 0
DACK (Data Acknowledge Status)
T his bit indicates the status of the
SYM53C875’s internal Data Acknowledge sig-
nal (DACK /). When this bit is set, DACK / is
inactive. When this bit is clear, DACK / is
active.
DDIR
7
SIGP
6
CIO
5
CM
4
SRTCH
3
TEOP
2
DREQ
1
DACK
0
Default>>>
0
0
X
X
0
0
0
1
相關PDF資料 |
PDF描述 |
|---|---|
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相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
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