參數(shù)資料
型號(hào)： SYM53C875
廠商： LSI Corporation
英文描述： PCI-Ultra SCSI I/O Processor(PCI-Ultra SCSI I/O處理器)
中文描述： 的PCI -超的SCSI I / O處理器（個(gè)PCI -超的SCSI的I / O處理器）
文件頁(yè)數(shù)： 117/243頁(yè)
文件大?。?/td> 1362K
代理商： SYM53C875
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SCSI Operating Registers
SYM53C875/875E Data Manual
5-31
Bit 3
DDIR (DMA Direction)
Setting this bit either asserts or deasserts the
internal DMA Write (DMAWR) direction sig-
nal depending on the current status of the
MASR bit in this register. Asserting the
DMAWR signal indicates that data will be
transferred from the SCSI bus to the host bus.
Deasserting the DMAWR signal transfers data
from the host bus to the SCSI bus.
Bit 2
BL2 (Burst Length bit 2)
T his bit works with bits 6 and 7 in the
DMODE register to determine the burst
length. For complete definitions of this field,
refer to the descriptions of DMODE bits 6 and
7. T his bit is disabled if an 88-byte FIFO is
selected by clearing the DMA FIFO Size bit.
Bits 1-0 BO9-8
T hese are the upper two bits of the DMA
FIFO byte offset counter. T he entire field is
described under the DFIFO register, bits 7-0.
Register 23 (A3)
Chip Test Six (CT EST 6)
Read/Write
Bits 7-0 DF7-DF0 (DMA FIFO)
Writing to this register writes data to the
appropriate byte lane of the DMA FIFO as
determined by the FBL bits in the CT EST 4
register. Reading this register unloads data
from the appropriate byte lane of the DMA
FIFO as determined by the FBL bits in the
CT EST 4 register. Data written to the FIFO is
loaded into the top of the FIFO. Data read out
of the FIFO is taken from the bottom. To pre-
vent DMA data from being corrupted, this reg-
ister should not be accessed before starting or
restarting SCRIPT S operation. T his register
should only be written when testing the DMA
FIFO using the CT EST 4 register. Writes to
this register while the test mode is not enabled
will have unexpected results.
DF7
7
DF6
6
DF5
5
DF4
4
DF3
3
DF2
2
DF1
1
DF0
0
Default>>>
0
0
0
0
0
0
0
0
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PDF描述
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