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參數(shù)資料
| 型號： | SYM53C875 |
| 廠商： | LSI Corporation |
| 英文描述： | PCI-Ultra SCSI I/O Processor(PCI-Ultra SCSI I/O處理器) |
| 中文描述： | 的PCI -超的SCSI I / O處理器（個PCI -超的SCSI的I / O處理器） |
| 文件頁數(shù)： | 105/243頁 |
| 文件大小： | 1362K |
| 代理商： | SYM53C875 |
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SCSI Operating Registers
SYM53C875/875E Data Manual
5-19
4. During a Transfer Control instruction, the
Carry Test bit (bit 21) is set and either the
Compare Data (bit 18) or Compare Phase
(bit 17) bit is set.
5. A Transfer Control instruction is executed
with the reserved bit 22 set.
6. A Transfer Control instruction is executed
with the Wait for Valid phase bit (bit 16) set
while the chip is in target mode.
7. A Load/Store instruction is issued with the
memory address mapped to the operating
registers of the chip, not including ROM or
RAM.
8. A Load/Store instruction is issued when
the register address is not aligned with the
memory address
9. A Load/Store instruction is issued with bit
5 in the DCMD register clear or bits 3 or 2
set.
10. A Load/Store instruction when the count
value in the DBC register is not set at 1 to
4.
11. A Load/Store instruction attempts to cross
a dword boundary.
12. A Memory Move instruction is executed
with one of the reserved bits in the DCMD
register set.
13. A Memory Move instruction is executed
with the source and destination addresses
not byte-aligned.
Register 0D (8D)
SCSI Status Zero (SSTAT 0)
Read Only
Bit 7
ILF (SIDL Least Significant Byte
Full)
T his bit is set when the least significant byte in
the SCSI Input Data Latch register (SIDL)
contains data. Data is transferred from the
SCSI bus to the SCSI Input Data Latch regis-
ter before being sent to the DMA FIFO and
then to the host bus. T he SIDL register con-
tains SCSI data received asynchronously. Syn-
chronous data received does not flow through
this register.
Bit 6
ORF (SODR Least Significant Byte
Full)
T his bit is set when the least significant byte in
the SCSI Output Data Register (SODR, a hid-
den buffer register which is not accessible)
contains data. T he SODR register is used by
the SCSI logic as a second storage register
when sending data synchronously. It cannot be
read or written by the user. T his bit can be
used to determine how many bytes reside in
the chip when an error occurs.
Bit 5
OLF (SODL Least Significant Byte
Full)
T his bit is set when the least significant byte in
the SCSI Output Data Latch (SODL) contains
data. T he SODL register is the interface
between the DMA logic and the SCSI bus. In
synchronous mode, data is transferred from
the host bus to the SODL register, and then to
the SCSI Output Data Register (SODR, a hid-
den buffer register which is not accessible)
before being sent to the SCSI bus. In asyn-
chronous mode, data is transferred from the
host bus to the SODL register, and then to the
SCSI bus. T he SODR buffer register is not
ILF
7
ORF
6
OLF
5
AIP
4
LOA
3
WOA
2
RST
1
SDP0/
0
Default>>>
0
0
0
0
0
0
0
0
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PDF描述 |
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