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參數(shù)資料
| 型號： | SNA7412ZHK |
| 廠商： | TEXAS INSTRUMENTS INC |
| 元件分類： | 總線控制器 |
| 英文描述： | PCMCIA BUS CONTROLLER, PBGA216 |
| 封裝： | GREEN, PLASTIC, MICRO BGA-216 |
| 文件頁數(shù)： | 61/271頁 |
| 文件大?。?/td> | 3240K |
| 代理商： | SNA7412ZHK |
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OHCI Controller Programming Model
137
September 2005
SCPS110
7.4
Status Register
The status register provides status over the interface to the PCI bus. All bit functions adhere to the definitions
in the PCI Local Bus Specification, as seen in the following bit descriptions. See Table 73 for a complete
description of the register contents.
Function 1 register offset: 06h
Register type:
Read/Clear/Update, Read-only
Default value:
0210h
BIT NUMBER
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
RESET STATE
0
1
0
1
0
Table 73. Status Register Description
BIT
FIELD NAME
TYPE
DESCRIPTION
15
PAR_ERR
RCU
Detected parity error. Bit 15 is set to 1b when either an address parity or data parity error is detected.
14
SYS_ERR
RCU
Signaled system error. Bit 14 is set to 1b when SERR is enabled and the controller has signaled a
system error to the host.
13
MABORT
RCU
Received master abort. Bit 13 is set to 1b when a cycle initiated by the controller on the PCI bus has
been terminated by a master abort.
12
TABORT_REC
RCU
Received target abort. Bit 12 is set to 1b when a cycle initiated by the controller on the PCI bus was
terminated by a target abort.
11
TABORT_SIG
RCU
Signaled target abort. Bit 11 is set to 1b by the controller when it terminates a transaction on the PCI
bus with a target abort.
109
PCI_SPEED
R
DEVSEL timing. Bits 10 and 9 encode the timing of DEVSEL and are hardwired to 01b, indicating that
the controller asserts this signal at a medium speed on nonconfiguration cycle accesses.
8
DATAPAR
RCU
Data parity error detected. Bit 8 is set to 1b when the following conditions have been met:
a. PERR was asserted by any PCI device including the controller.
b. The controller was the bus master during the data parity error.
c. Bit 6 (PERR_EN) in the command register at offset 04h in the PCI configuration space
(see Section 7.3) is set to 1b.
7
FBB_CAP
R
Fast back-to-back capable. The controller cannot accept fast back-to-back transactions; therefore, bit
7 is hardwired to 0b.
6
UDF
R
User-definable features (UDF) supported. The controller does not support the UDF; therefore, bit 6 is
hardwired to 0b.
5
66MHZ
R
66-MHz capable. The controller operates at a maximum PCLK frequency of 33 MHz; therefore, bit 5
is hardwired to 0b.
4
CAPLIST
R
Capabilities list. Bit 4 returns 1b when read, indicating that capabilities additional to standard PCI are
implemented. The linked list of PCI power-management capabilities is implemented in this function.
3
INT_STATUS
RU
Interrupt status. This bit reflects the interrupt status of the function. Only when bit 10 (INT_DISABLE)
in the command register (see Section 7.3) is 0b and this bit is 1b, is the function’s INTx signal asserted.
Setting the INT_DISABLE bit to 1b has no effect on the state of this bit.
20
RSVD
R
Reserved. Bits 20 return 000b when read.
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