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參數(shù)資料
| 型號(hào)： | SNA7412ZHK |
| 廠商： | TEXAS INSTRUMENTS INC |
| 元件分類： | 總線控制器 |
| 英文描述： | PCMCIA BUS CONTROLLER, PBGA216 |
| 封裝： | GREEN, PLASTIC, MICRO BGA-216 |
| 文件頁數(shù)： | 141/271頁 |
| 文件大?。?/td> | 3240K |
| 代理商： | SNA7412ZHK |
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Flash Media Controller Programming Model
209
September 2005
SCPS110
11.13 Interrupt Pin Register
This register decodes the interrupt select inputs and returns the proper interrupt value based on Table 118,
indicating that the flash media interface uses an interrupt. If one of the USE_INTx terminals is asserted, the
interrupt select bits are ignored, and this register returns the interrupt value for the highest priority USE_INTx
terminal that is asserted. If bit 28, the tie-all bit (TIEALL), in the system control register (PCI offset 80h, see
Section 4.29) is set to 1b, then the controller asserts the USE_INTA input to the flash media controller core.
If bit 28 (TIEALL) in the system control register (PCI offset 80h, see Section 4.29) is set to 0b, then none of
the USE_INTx inputs are asserted and the interrupt for the flash media function is selected by the INT_SEL
bits in the flash media general control register.
Function 2 offset:
3Dh
Register type:
Read-only
Default value:
0Xh
BIT NUMBER
7
6
5
4
3
2
1
0
RESET STATE
0
X
Table 118. PCI Interrupt Pin Register
INT_SEL BITS
USE_INTA
INTPIN
00
0
01h (INTA)
01
0
02h (INTB)
10
0
03h (INTC)
11
0
04h (INTD)
XX
1
01h (INTA)
11.14 Minimum Grant Register
The minimum grant register contains the minimum grant value for the flash media controller core.
Function 2 offset:
3Eh
Register type:
Read/Update
Default value:
07h
BIT NUMBER
7
6
5
4
3
2
1
0
RESET STATE
0
Table 119. Minimum Grant Register Description
BIT
FIELD NAME
TYPE
DESCRIPTION
70
MIN_GNT
RU
Minimum grant. The contents of this field may be used by host BIOS to assign a latency timer register value
to the flash media controller. The default for this register indicates that the flash media controller may need
to sustain burst transfers for nearly 64
s and thus request a large value be programmed in bits 158 of
the latency timer and class cache line size register at offset 0Ch in the PCI configuration space (see
Section 11.6).
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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