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參數(shù)資料
| 型號： | SNA7412ZHK |
| 廠商： | TEXAS INSTRUMENTS INC |
| 元件分類： | 總線控制器 |
| 英文描述： | PCMCIA BUS CONTROLLER, PBGA216 |
| 封裝： | GREEN, PLASTIC, MICRO BGA-216 |
| 文件頁數(shù)： | 237/271頁 |
| 文件大?。?/td> | 3240K |
| 代理商： | SNA7412ZHK |
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Principles of Operation
52
September 2005
SCPS110
PCIxx12
Current Limiting
R
≈ 150
Socket LED
MFUNCx
Figure 36. Sample LED Circuit
As indicated, the LED signals are driven for a period of 64 ms by a counter circuit. To avoid the possibility of
the LEDs appearing to be stuck when the PCI clock is stopped, the LED signaling is cut off when the SUSPEND
signal is asserted, when the PCI clock is to be stopped during the clock run protocol, or when in the D2 or D1
power state.
If any additional socket activity occurs during this counter cycle, then the counter is reset and the LED signal
remains driven. If socket activity is frequent (at least once every 64 ms), then the LED signals remain driven.
3.5.10
CardBus Socket Registers
The PCIxx12 controller contains all registers for compatibility with the PCI Local Bus Specification and the PC
Card Standard. These registers, which exist as the CardBus socket registers, are listed in Table 37.
Table 37. CardBus Socket Registers
REGISTER NAME
OFFSET
Socket event
00h
Socket mask
04h
Socket present state
08h
Socket force event
0Ch
Socket control
10h
Reserved
14h1Ch
Socket power management
20h
3.5.11
48-MHz Clock Requirements
The PCIxx12 controller is designed to use an external 48-MHz clock connected to the CLK_48 terminal to
provide the reference for an internal oscillator circuit. This oscillator in turn drives a PLL circuit that generates
the various clocks required for the flash media function (Function 2) of the controller.
The 48-MHz clock is needed as follows in the designated states:
Powerup
Follow the power-up sequence
D0:
Clock must not be stopped
D1/D2/D3:
Clock can be stopped
D1/D2/D3hot to D0: Need 10 clocks before D0 state
D3cold to D0:
Need 10 clocks before PRST de-assert
The 48-MHz clock must maintain a frequency of 48 MHz
± 0.8% over normal operating conditions. This clock
must maintain a duty cycle of 40% 60%. The controller requires that the 48-MHz clock be running and stable
(a minimum of 10 clock pulses) before a GRST deassertion.
相關PDF資料 |
PDF描述 |
|---|---|
| SN260Q | LOCAL AREA NETWORK CONTROLLER, QCC40 |
| SN54128J | TTL/H/L SERIES, QUAD 2-INPUT NOR GATE, CDIP14 |
| SNJ54128W | TTL/H/L SERIES, QUAD 2-INPUT NOR GATE, CDFP14 |
| SN54132J | TTL/H/L SERIES, QUAD 2-INPUT NAND GATE, CDIP14 |
| SN74S132N3 | S SERIES, QUAD 2-INPUT NAND GATE, PDIP14 |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| SNAA_FSB560A WAF | 制造商:Fairchild Semiconductor Corporation 功能描述: |
| SNAB043A1YFFR | 制造商:Texas Instruments 功能描述: |
| SNAC-6 | 制造商:GAMEWELL-FCI 制造商全稱:GAMEWELL-FCI 功能描述:Supplementary notification appliance circuit panel |
| SNAC-9 | 制造商:GAMEWELL-FCI 制造商全稱:GAMEWELL-FCI 功能描述:Supplementary notification appliance circuit panel |
| SNACT7200L35RJ | 制造商:Texas Instruments 功能描述: |
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