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參數(shù)資料
| 型號(hào)： | SNA7412ZHK |
| 廠商： | TEXAS INSTRUMENTS INC |
| 元件分類： | 總線控制器 |
| 英文描述： | PCMCIA BUS CONTROLLER, PBGA216 |
| 封裝： | GREEN, PLASTIC, MICRO BGA-216 |
| 文件頁數(shù)： | 138/271頁 |
| 文件大?。?/td> | 3240K |
| 代理商： | SNA7412ZHK |
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Flash Media Controller Programming Model
206
September 2005
SCPS110
11.5 Class Code and Revision ID Register
The class code and revision ID register categorizes the base class, subclass, and programming interface of
the function. The base class is 01h, identifying the controller as a mass storage controller. The subclass is 80h,
identifying the function as other mass storage controller, and the programming interface is 00h. Furthermore,
the TI chip revision is indicated in the least significant byte (00h). See Table 114 for a complete description
of the register contents.
Function 2 offset:
08h
Register type:
Read-only
Default value:
0180 0000h
BIT NUMBER
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
16
RESET STATE
0
1
0
BIT NUMBER
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
RESET STATE
0
Table 114. Class Code and Revision ID Register Description
BIT
FIELD NAME
TYPE
DESCRIPTION
3124
BASECLASS
R
Base class. This field returns 01h when read, which classifies the function as a mass storage controller.
2316
SUBCLASS
R
Subclass. This field returns 80h when read, which specifically classifies the function as other mass
storage controller.
158
PGMIF
R
Programming interface. This field returns 00h when read.
70
CHIPREV
R
Silicon revision. This field returns 00h when read, which indicates the silicon revision of the flash media
controller.
11.6 Latency Timer and Class Cache Line Size Register
The latency timer and class cache line size register is programmed by host BIOS to indicate system cache
line size and the latency timer associated with the flash media controller. See Table 115 for a complete
description of the register contents.
Function 2 offset:
0Ch
Register type:
Read/Write
Default value:
0000h
BIT NUMBER
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
RESET STATE
0
Table 115. Latency Timer and Class Cache Line Size Register Description
BIT
FIELD NAME
TYPE
DESCRIPTION
158
LATENCY_TIMER
RW
PCI latency timer. The value in this register specifies the latency timer for the flash media controller,
in units of PCI clock cycles. When the flash media controller is a PCI bus initiator and asserts FRAME,
the latency timer begins counting from zero. If the latency timer expires before the flash media
transaction has terminated, then the flash media controller terminates the transaction when its GNT
is deasserted.
70
CACHELINE_SZ
RW
Cache line size. This value is used by the flash media controller during memory write and invalidate,
memory-read line, and memory-read multiple transactions.
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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| SNAC-9 | 制造商:GAMEWELL-FCI 制造商全稱:GAMEWELL-FCI 功能描述:Supplementary notification appliance circuit panel |
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