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參數(shù)資料
| 型號： | SNA7412ZHK |
| 廠商： | TEXAS INSTRUMENTS INC |
| 元件分類： | 總線控制器 |
| 英文描述： | PCMCIA BUS CONTROLLER, PBGA216 |
| 封裝： | GREEN, PLASTIC, MICRO BGA-216 |
| 文件頁數(shù)： | 160/271頁 |
| 文件大?。?/td> | 3240K |
| 代理商： | SNA7412ZHK |
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SD Host Controller Programming Model
226
September 2005
SCPS110
12.22 General Control Register
The general control register provides miscellaneous PCI-related configuration. See Table 1215 for a
complete description of the register contents.
Function 3 register offset: 88h
Register type:
Read/Write, Read-only
Default value:
00h
BIT NUMBER
7
6
5
4
3
2
1
0
RESET STATE
0
Table 1215. General Control Register
BIT
FIELD NAME
TYPE
DESCRIPTION
7
PCI_PM_
VERSION_CTRL
RW
PCI power-management version control. This bit controls the value reported in bits 20
(PM_VERSION) of the power-management capabilities register (offset 82h, see Section 12.18).
0 = PM_VERSION field reports 010b for PCI Bus Power Management Interface Specification
(Revision 1.1) compatability.
1 = PM_VERSION field reports 011b for PCI Bus Power Management Interface Specification
(Revision 1.2) compatability.
65
INT_SEL
RW
Interrupt select. These bits are program the INTPIN register and set which interrupt output is used.
This field is ignored if one of the USE_INTx terminals is asserted.
00 = INTA
01 = INTB
10 = INTC
11 = INTD
4
D3_COLD
RW
D3cold PME support. This bit sets and clears bit 15 (PME_D3COLD) in the power-management
capabilities register (offset 82h, see Section 12.18).
3
CORE_RST_CTRL
RW
Core reset control. This bit controls the reset for the SD host controller core. This bit does not affect
the reset of the PCI portion of the SD host core.
0 = The SD host controller core is reset by either GRST or PRST (default).
1 = The SD host controller core is only reset by GRST.
2
RSVD
R
Reserved. Bit 2 returns 0b when read.
1
HS_EN
RW
High speed enable. This bit enables the high-speed SD functionality of the SD host controller core.
When this bit is set, the HIGH_SPEED_SUPPORT bit in the capabilities register of each SD host
socket is set. When this bit is 0, the HIGH_SPEED_SUPPORT bit of each SD host socket is 0.
0
DMA_EN
RW
DMA enable. This bit enables DMA functionality of the SD host controller core. When this bit is set,
the PGMIF field in the class code register (offset 08h, see Section 12.5) returns 01h and the
DMA_SUPPORT bit in the capabilities register of each SD host socket is set. When this bit is 0b, the
PGMIF field returns 00h and the DMA_SUPPORT bit of each SD host socket is 0b.
One or more bits in this register are cleared only by the assertion of GRST.
12.23 Subsystem Access Register
The contents of the subsystem access register are aliased to the subsystem vendor ID and subsystem ID
registers at PCI offsets 2Ch and 2Eh, respectively. See Table 1216 for a complete description of the register
contents. All bits in this register are reset by GRST only.
Function 3 register offset: 8Ch
Register type:
Read/Write
Default value:
0000 0000h
BIT NUMBER
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
16
RESET STATE
0
BIT NUMBER
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
RESET STATE
0
相關(guān)PDF資料 |
PDF描述 |
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