參數(shù)資料
型號(hào)： S1C33E07B
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 48 MHz, RISC MICROCONTROLLER, PBGA180
封裝： 12 X 12 MM, 1.20 MM HEIGHT, 0.80 MM PITCH, PLASTIC, FBGA-180
文件頁(yè)數(shù)： 94/1018頁(yè)
文件大?。?/td> 6970K
代理商： S1C33E07B
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II BUS MODULES: HIGH-SPEED DMA (HSDMA)
II-1-20
EPSON
S1C33E07 TECHNICAL MANUAL
II.1.6.2 Operation in Single-Address Mode
In single-address mode, data read/write operations are performed simultaneously. The data transfer direction (read
from I/O device
→ write to memory or read from memory → write to I/O device) is set using DxDIR (D14/0x301122
+ 0x10x).
DxDIR: Ch.x Transfer Direction Control Bit in the HSDMA Ch.x Control Register (D14/0x301122 + 0x10x)
Single-address mode has three transfer modes, in each of which data transfer operates differently. The following
describes the operation of HSDMA in single-address mode.
#DMAACKx signal output and bus operation
When the HSDMA circuit accepts the DMA request, it outputs a low-level pulse from the #DMAACKx pin and
starts bus operation for the memory at the same time.
The contents of this bus operation are as follows:
Data transfer from I/O device to memory (DxDIR (D14/0x301122 + 0x10x) = 1)
The address that has been set in the memory address register is output to the address bus.
A write operation is performed under the interface conditions set on the area to which the memory at the desti-
nation of transfer belongs. The data bus is left floating.
The external I/O device outputs the transfer data onto the data bus using the #DMAACKx signal as the read sig-
nal. The memory takes in this data using the write signal.
Data transfer from memory to an I/O device (DxDIR (D14/0x301122 + 0x10x) = 0, default)
The address that has been set in the memory address register is output to the address bus.
A read operation is performed under the interface conditions set on the area to which the memory at the source
of transfer belongs.
The memory outputs the transfer data onto the data bus using the read signal.
The external I/O device takes in the data from the data bus using the #DMAACKx signal as the write signal.
The number of bus operations for a DMA transfer is decided according to the transfer data size and I/O device
size as shown in the table below.
Table II.1.6.2.1 Number of Bus Operations Per DMA Transfer
Transfer data size
32 bits
16 bits
Other
Number of bus operations
4
2
1
I/O device size
8 bits
16 bits
8 bits
Notes: A0RAM (area 0), Specific ROM (area 1), area 2, IVRAM (area 0 or area 3), DST RAM (area 3)
and the internal peripheral I/O registers (area 6) cannot be used for single-address transfer.
Single-address mode does not allow data transfer between memory devices. An external logic
circuit is required to perform single-address transfer between memory devices.
Single-address mode does not support the external memory area that is configured for
SDRAM.
#DMAENDx signal output
When the transfer counter reaches 0, the end-of-transfer signal is output from the #DMAENDx pin indicating
that a specified number of transfers has been completed. At the same time, the cause of interrupt (completion of
HSDMA) is generated.
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