參數(shù)資料
型號： S1C33E07B
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 48 MHz, RISC MICROCONTROLLER, PBGA180
封裝： 12 X 12 MM, 1.20 MM HEIGHT, 0.80 MM PITCH, PLASTIC, FBGA-180
文件頁數(shù)： 152/1018頁
文件大小： 6970K
代理商： S1C33E07B
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II BUS MODULES: SRAM CONTROLLER (SRAMC)
II-3-4
EPSON
S1C33E07 TECHNICAL MANUAL
II.3.3.1 Chip Enable Signals
The S1C33E07 provides 25 bits of an external address bus, 16 bits of an external data bus, and eight chip-enable
pins (#CE4 to #CE11), allowing access to the 512MB address space.
Two or more areas are assigned to each chip-enable signal. Table II.3.3.1.1 shows the relationship between the chip-
enable pins and corresponding areas.
Table II.3.3.1.1 Relationship between Chip-Enable Pins and Corresponding Areas
#CE pin
#CE4
#CE5
#CE6
#CE7
#CE8
#CE9
#CE10
#CE11
Corresponding
area
Areas 4, 14
Areas 5, 15, 16
Areas 17, 18
Areas 7, 19
Areas 8, 21
Areas 9, 22
Areas 10, 13, 20
Areas 11, 12
Area
Area 4
Area 5
Area 17+18
Area 7
Area 8
Area 9
Area 10
Area 11+12
Size
1MB
128MB
2MB
4MB
16MB
Area
Area 14
Area 15+16
–
Area 19
Area 21
Area 22
Area 13
–
Size
16MB
64MB
–
64MB
16MB
–
Area
–
Area 20
–
Size
–
64MB
–
Usable size of area in continuous address range
The #CEx signal also becomes active when an address in any corresponding area is accessed.
Area 6 is allocated to the I/O area for S1C33E07 IP and peripheral circuits. Although area 6 is one of external
memory areas, external memory cannot be accessed.
II.3.3.2 Area Condition Settings
Bus access conditions can be set by area for each #CEx signal. Therefore, the same conditions for two or more
areas accommodated by the respective #CEx signals will be set.
This section describes the parameters to be set individually for each area and the relevant control bits.
The SRAMC control registers are initialized by an initial reset. These registers should be set up back again in
software to suit the external device configuration or specification as required.
For details of bus cycle operation, see Section II.3.6, “Bus Access Timing Chart.”
Note: The control register and control bit configurations are the same for all #CE4 to #CE11 areas. The
control bit names begin with CE4 to CE11 to indicate the relevant areas, which in the description
below are commonly represented by CEx for all areas.
Table II.3.3.2.1 Area Parameter Settings
Setup item
Device type
(#CE4–#CE11)
Device size
(#CE4–#CE9, #CE11)
Static wait cycle
(#CE4–#CE11)
#CE setup time
(#CE4, #CE11)
Output disable time
(#CE9)
Content
BSL
A0
16 bits
8 bits
Insert 7 wait cycles
:
Insert 0 wait cycles
No setup time
+1 BCLK
7 cycles
:
0 cycles
Control bit settings
CExTYPE = 1
CExTYPE = 0 (default)
CExSIZE[1:0] = 01 (default)
CExSIZE[1:0] = 10
CExWAIT[2:0] = 111 (default)
:
CExWAIT[2:0] = 000
CExSTUP = 1
CExSTUP = 0 (default)
CE9HOLD[2:0] = 111
:
CE9HOLD[2:0] = 000 (default)
Endian mode
The S1C33E07 supports little endian mode only.
Device type
The SRAMC incorporates an SRAM-type bus interface, allowing A0 (default) or BSL to be selected as the
device type. To use a BSL-type device in the #CEx area, set CExTYPE (Dx - 4/0x30150C) to 1.
CExTYPE: #CEx Device Type Select Bit in the Device Type Setup Register (Dx - 4/0x30150C)
Table II.3.3.2.2 lists the bus control signal pins used in each device type.
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S2973 PIN PHOTO DIODE
S29AL004D90SFI013 256K X 16 FLASH 3V PROM, 90 ns, PDSO48
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S29AL008D90MAN012 Ceramic Chip Capacitors / High Voltage; Capacitance [nom]: 150pF; Working Voltage (Vdc)[max]: 500V; Capacitance Tolerance: +/-1%; Dielectric: Multilayer Ceramic; Temperature Coefficient: C0G (NP0); Lead Style: Surface Mount Chip; Lead Dimensions: 0805; Termination: Tin (Sn) Plated Nickel Barrier; Body Dimensions: 0.079" x 0.049"; Container: Bulk; Features: High Voltage; Unmarked
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