參數(shù)資料
型號(hào)： S1C33E07B
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 48 MHz, RISC MICROCONTROLLER, PBGA180
封裝： 12 X 12 MM, 1.20 MM HEIGHT, 0.80 MM PITCH, PLASTIC, FBGA-180
文件頁數(shù)： 73/1018頁
文件大小： 6970K
代理商： S1C33E07B
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II BUS MODULES: HIGH-SPEED DMA (HSDMA)
S1C33E07 TECHNICAL MANUAL
EPSON
II-1-1
II
HSDMA
II.1 High-Speed DMA (HSDMA)
II.1.1 Functional Outline of HSDMA
The S1C33E07 contains four channels of HSDMA (High-Speed DMA) circuits that support dual-address transfer
and single-address transfer methods.
Since the control registers required for the HSDMA function are implemented with logic circuits (not located in a
memory), HSDMA requests for data transfer can respond to instantaneously.
Note: Channels 0 to 3 are configured in the same way and have the same functionality. Signal and con-
trol bit names are assigned channel numbers 0 to 3 to distinguish them from other channels. In
this manual, however, channel numbers 0 to 3 are designated with an ‘x’ except where they must
be distinguished, as the explanation is the same for all channels.
Dual-address transfer
In this method, a source address and a destination address for DMA transfer can be specified and a DMA trans-
fer is performed in two phases. The first phase reads data at the source address into the on-chip temporary reg-
ister. The second phase writes the temporary register data to the destination address.
Unlike IDMA (Intelligent DMA), which has transfer information in memory, this DMA method does not sup-
port a DMA link function but allows high-speed data transfers because it is not necessary to read transfer infor-
mation from a memory.
Memory,
I/O
Data transfer
(1)
(1) Transfer data is read from the source memory or I/O device.
(2) Transfer data is written to the destination memory or I/O device.
(2)
Destination
Memory,
I/O
Source
HSDMA
Ch.0
Ch.1
Ch.2
Ch.3
ITC
End of DMA
DMA acknowledge
DMA request
#DMAREQx
SRAMC/
SDRAMC
#DMAENDx
#DMAACKx
Address bus
CPU-AHB bus
DMA data transfer
request signal
Transfer count
end signal
DMA data transfer
acknowledge signal
Hardware/software
trigger
Data bus
Figure II.1.1.1 Dual-Address Transfer Method
The features of dual-address transfer are outlined below.
Source
External memory and internal memory except Areas 0 and 1
Destination
External memory and internal memory except Areas 0 and 1
Transfer data size
8, 16, or 32 bits
Trigger
1. Software trigger (register control)
2. Hardware trigger (external trigger input, causes of interrupts)
Transfer mode
1. Single transfer (one unit of data is transferred by one trigger)
2. Successive transfer (specified number of data are transferred by one trigger)
3. Block transfer (data block of the specified size is transferred by one trigger)
Transfer address control
The source and/or destination addresses can be incremented or decremented in
units of the transfer data size upon completion of transfer.
In successive or block transfers, the address can be reset to the initial value upon
completion of transfer.
#DMAEND output
Goes low at the last access of data transfer by each trigger.
#DMAACK output
Goes low when a DMA request is accepted.
Note: A0RAM (area 0), Specific ROM (area 1), and IVRAM (area 0) cannot be specified as the source
or destination for DMA transfer. While IVRAM (area 3), DST RAM (area 3), and the internal pe-
ripheral I/O registers (area 6) can be used for dual-address transfer.
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PDF描述
S2973 PIN PHOTO DIODE
S29AL004D90SFI013 256K X 16 FLASH 3V PROM, 90 ns, PDSO48
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S29AL008D90MAN012 Ceramic Chip Capacitors / High Voltage; Capacitance [nom]: 150pF; Working Voltage (Vdc)[max]: 500V; Capacitance Tolerance: +/-1%; Dielectric: Multilayer Ceramic; Temperature Coefficient: C0G (NP0); Lead Style: Surface Mount Chip; Lead Dimensions: 0805; Termination: Tin (Sn) Plated Nickel Barrier; Body Dimensions: 0.079" x 0.049"; Container: Bulk; Features: High Voltage; Unmarked
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