參數(shù)資料
型號： S1C33E07B
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 48 MHz, RISC MICROCONTROLLER, PBGA180
封裝： 12 X 12 MM, 1.20 MM HEIGHT, 0.80 MM PITCH, PLASTIC, FBGA-180
文件頁數(shù)： 571/1018頁
文件大?。?/td> 6970K
代理商： S1C33E07B
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V PERIPHERAL MODULES 3 (INTERFACE): DIRECTION CONTROL SERIAL INTERFACE (DCSIO)
V-3-12
EPSON
S1C33E07 TECHNICAL MANUAL
The interrupt priority register sets the interrupt priority level of each interrupt source in a range between 0 and
7. An interrupt request to the CPU is accepted only when no other interrupt request of a higher priority has been
generated. In addition, only when the PSR's IE bit = 1 (interrupts enabled) and the set value of the IL is smaller
than the input interrupt level set by the interrupt priority register, will the input interrupt request actually be
accepted by the CPU.
For details on these interrupt control registers, as well as the device operation when an interrupt has occurred,
refer to Section III.2, “Interrupt Controller (ITC).”
Note: The DCSIO interrupt request signal is input to the port 11 input interrupt (FPT11) system. The
port 11 input interrupt circuit is configured by selecting a port (signal) to be used for generating an
interrupt from P93, INT_DCSIO, P83, and P73. When using the DCSIO interrupt, set SPTB[1:0]
(D[7:6]/0x3003C4) to 10 to select INT_DCSIO. This setting enables the INT_DCSIO signal to
be sent to the ITC as the port 11 input interrupt signal. Furthermore, SEPTB (D3/0x3003C7) for
selecting a trigger mode of the FPT11 input signal should be set to 0 (level) and SPPTB (D3/
0x3003C6) for selecting a polarity of the FPT11 input signal should be set to 1 (high level).
SPTB[1:0]: FPT11 Interrupt Input Port Select Bits in the Port Input Interrupt Select Register 3 (D[7:6]/0x3003C4)
SPPTB: FPT11 Input Polarity Select Bit in the Port Input Interrupt Polarity Select Register 2 (D3/0x3003C6)
SEPTB: FPT11 Edge/Level Select Bit in the Port Input Interrupt Edge/Level Select Register 2 (D3/0x3003C7)
Intelligent DMA
The DCSIO interrupt request can be used to invoke intelligent DMA (IDMA). This enables data transfer
between memory and the transmit/receive data registers to be performed using DMA.
The IDMA channel numbers set for the cause of DCSIO interrupt is 0x29.
The IDMA request and enable bits shown in Table V.3.6.2 must be set to 1 for IDMA to be invoked. Transfer
conditions, etc. on the IDMA side must also be set in advance.
Table V.3.6.2 Control Bits for IDMA Transfer
Interrupt
DCSIO interrupt
IDMA request bit
RP11(D3/0x3002AC)
IDMA enable bit
DEP11(D3/0x3002AE)
If a cause of interrupt occurs when the IDMA request and enable bits are set to 1, IDMA is invoked. No
interrupt request is generated at that point. An interrupt request is generated upon completion of the DMA
transfer. The bits can also be set so as not to generate an interrupt, with only a DMA transfer performed.
For details on DMA transfer and how to control interrupts upon completion of DMA transfer, refer to Section
II.2, “Intelligent DMA (IDMA).”
High-speed DMA
The DCSIO interrupt (FPT11 interrupt) can also invoke high-speed DMA (HSDMA).
The following shows the HSDMA channel number and trigger set-up bit corresponding to the DCSIO interrupt:
Table V.3.6.3 HSDMA Trigger Set-up Bits
Interrupt
DCSIO interrupt
HSDMA Ch.
3
Trigger set-up bits
HSD3S[3:0] (D[7:4]) / HSDMA Ch.2–3 Trigger Set-up Register (0x300299)
For HSDMA to be invoked by a DCSIO interrupt (FPT11 interrupt) request, the trigger set-up bits for HSDMA
Ch.3 should be set to “1101.”
The HSDMA channel is invoked through generation of the cause of interrupt.
For details on HSDMA transfer, refer to Section II.1, “High-Speed DMA (HSDMA).”
Trap vectors
The default trap-vector address of the cause of DCSIO interrupt is 0xC0015C.
The base address of the trap table can be changed using the TTBR register.
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