參數資料
型號： S1C33E07B
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 48 MHz, RISC MICROCONTROLLER, PBGA180
封裝： 12 X 12 MM, 1.20 MM HEIGHT, 0.80 MM PITCH, PLASTIC, FBGA-180
文件頁數： 740/1018頁
文件大?。?/td> 6970K
代理商： S1C33E07B
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VIII PERIPHERAL MODULES 6 (LCD): LCD CONTROLLER (LCDC)
VIII-1-34
EPSON
S1C33E07 TECHNICAL MANUAL
VIII.1.8 Power Save
The LCD controller has two types of power-save modes. Use PSAVE[1:0] (D[1:0]/0x301A04) to set power-save
modes.
PSAVE[1:0]: Power Save Mode Select Bits in the Status and Power Save Configuration Register (D[1:0]/0x301A04)
Table VIII.1.8.1 Settings of Power-Save Modes
PSAVE1
1
0
PSAVE0
1
0
1
0
Mode
Normal operation
Doze mode
Reserved
Power-save mode
Power-save mode
When the LCD controller enters this mode, all LCD signal output pins are dropped low, with the LCD panel
placed in power-down mode. All operations of the LCD controller, other than accessing of its control registers
and look-up tables are disabled.
The LCD controller is placed in power-save mode by setting PSAVE (D[1:0]/0x301A04) to 0b00.
The LCD controller is taken out of power-save mode by setting PSAVE (D[1:0]/0x301A04) to 0b11.
Doze mode
Doze mode is a power-save mode designed for use with built-in RAM type or self-refresh type LCD panels.
These panels do no need to send data constantly in order to refresh the display of the same image. The LCD
controller can be set in doze mode during this period. In doze mode, the FPDAT and FPSHIFT signals are fixed
low so that no access to the display memory occurs. Although the power-saving effects are not as significant as
in power-save mode, this mode helps reduce the current consumption in the LCD panel while keeping the dis-
play on.
Comparison of power-save modes
The differences between power-save modes are summarized in Table VIII.1.8.2.
Table VIII.1.8.2 Differences between Power-Save Modes
Item
Accessing I/O registers
Accessing look-up table
Accessing VRAM
Display (STN panels)
Display (HR-TFT panels)
LCDC display-data-fetch operation
FPDAT[11:0] signals (STN, HR-TFT panels)
FPSHIFT signal (STN panels)
FPLINE, FPFRAME, FPDRDY signals (STN
panels)
FPSHIFT signal (HR-TFT panels)
when FPSPOL (D1/0x301A40) = 0
FPSHIFT signal (HR-TFT panels)
when FPSPOL (D1/0x301A40) = 1
FPFRAME signal (HR-TFT panels)
when FPFPOL (D7/0x301A2C) = 0
FPFRAME signal (HR-TFT panels)
when FPFPOL (D7/0x301A2C) = 1
FPLINE signal (HR-TFT panels)
when FPLPOL (D7/0x301A28) = 0
FPLINE signal (HR-TFT panels)
when FPLPOL (D7/0x301A28) = 1
TFT_CTL1 signal* (HR-TFT panels)
when CTL1ST[9:0] (D[9:0]/0x301A44) = 0
TFT_CTL1 signal* (HR-TFT panels)
when CTL1ST[9:0] (D[9:0]/0x301A44)
≠ 0
TFT_CTL0, TFT_CTL2, TFT_CTL3
signals (HR-TFT panels)
Normal
Enabled
Active
Power-save mode
Enabled
Inactive
Low
High
Low
High
Low
High
Low
High
Low
LCDC disabled
Disabled
Enabled
Inactive
Low
Doze mode
Enabled
Active
Inactive
Low
Active
High
Low
Active
The TFT_CTL1 signal is configured with CTL1CTL (D3/0x301A40) = 1, PRESET (D2/0x301A40) = 1, and
CTLSWAP (D0/0x301A40) = 0.
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