參數(shù)資料
型號(hào)： S1C33E07B
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 48 MHz, RISC MICROCONTROLLER, PBGA180
封裝： 12 X 12 MM, 1.20 MM HEIGHT, 0.80 MM PITCH, PLASTIC, FBGA-180
文件頁(yè)數(shù)： 738/1018頁(yè)
文件大?。?/td> 6970K
代理商： S1C33E07B
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VIII PERIPHERAL MODULES 6 (LCD): LCD CONTROLLER (LCDC)
VIII-1-32
EPSON
S1C33E07 TECHNICAL MANUAL
VIII.1.7 LCDC Interrupt and DMA
Frame interrupt
When a frame refresh cycle (vertical display period) has finished, a vertical non-display period begins and the
frame interrupt flag INTF (D31/0x301A04) is set to 1. At the same time, the LCD controller outputs an inter-
rupt signal to the ITC when the frame interrupt has been enabled by setting INTEN (D0/0x301A00) to 1. If the
interrupt conditions set using the ITC registers are met, an interrupt to the CPU is generated. Occurrence of this
interrupt source indicates that the display data can be written to the display memory. This interrupt can also be
used to invoke IDMA, enabling data to be written to the display memory by means of a DMA transfer.
INTF: Frame Interrupt Flag in the Status and Power Save Configuration Register (D31/0x301A04)
INTEN: Frame Interrupt Enable Bit in the Frame Interrupt Register (D0/0x301A00)
FPFRAME
FPLINE
INTF
VNDPF
VDP
VNDP (e.g. 3 lines)
Interrupt is generated
Reset by writing 1
Figure VIII.1.7.1 Frame Interrupt Timing
Once the INTF flag is set to 1, it is not reset until the software writes 1 to it. Therefore, when enabling the
frame interrupt, write 1 to INTF before INTEN is set to 1 in order to avoid an unnecessary interrupt.
When not using the LCDC interrupt, set INTEN to 0.
Note: The LCDC does not support the frame interrupt when the TFT interface is selected (TFTSEL
(D31/0x301A60) = 1).
TFTSEL: HR-TFT Panel Select Bit in the LCDC Display Mode Register (D31/0x301A60)
Control registers of the interrupt controller
Table VIII.1.7.1 shows the ITC's control registers for the LCDC interrupts.
Table VIII.1.7.1 Control Registers of Interrupt Controller
Cause-of-interrupt flag
FLCDC (D1/0x300288)
Interrupt priority register
PLCDC[2:0] (D[2:0]/0x300269)
Interrupt enable register
ELCDC (D1/0x300278)
When the cause of interrupt occurs, the cause-of-interrupt flag is set to 1. If the interrupt enable register bit for
that cause of interrupt has been set to 1, an interrupt request is generated.
Interrupts due to a cause of interrupt can be disabled by leaving the interrupt enable register bit for that cause
of interrupt set to 0. The cause-of-interrupt flag is set to 1 whenever interrupt generation conditions are met, re-
gardless of the setting of the interrupt enable register.
The interrupt priority register sets the interrupt priority level for each interrupt system. An interrupt request to
the CPU is accepted only when no other interrupt request of a higher priority has been generated.
In addition, only when the PSR's IE bit = 1 (interrupts enabled) and the set value of the IL is smaller than the
input interrupt level set using the interrupt priority register will the input interrupt request actually be accepted
by the CPU.
For details on these interrupt control registers, as well as the device operation when an interrupt has occurred,
refer to Section III.2, “Interrupt Controller (ITC).”
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