參數(shù)資料
型號： S1C33E07B
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 48 MHz, RISC MICROCONTROLLER, PBGA180
封裝： 12 X 12 MM, 1.20 MM HEIGHT, 0.80 MM PITCH, PLASTIC, FBGA-180
文件頁數(shù)： 200/1018頁
文件大?。?/td> 6970K
代理商： S1C33E07B
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18頁
II BUS MODULES: SDRAM CONTROLLER (SDRAMC)
S1C33E07 TECHNICAL MANUAL
EPSON
II-4-23
II
SDRAMC
0x301600: SDRAM Initial Register (pSDRAMC_INI)
Name
Address
Register name
Bit
Function
Setting
Init. R/W
Remarks
–
–
SDON
SDEN
INIMRS
INIPRE
INIREF
D31–5
D4
D3
D2
D1
D0
reserved
SDRAM controller enable
SDRAM initialize flag
MRS command enable for init.
PALL command enable for init.
REF command enable for init.
–
0
–
R/W
R
R/W
0 when being read.
00301600
(W)
1 Initialized
0 Not initialized
1 Enabled
0 Disabled
1 Enabled
0 Disabled
1 Enabled
0 Disabled
1 Enabled
0 Disabled
SDRAM initial
register
(pSDRAMC_INI)
D[31:5]
Reserved
D4
SDON: SDRAM Controller Enable Bit
This bit enable the SDRAM controller.
1 (R/W): Enable
0 (R/W): Disable (default)
When SDON is set to 1, the SDRAM controller activates and outputs the SDRAM clock from the
SDCLK pin. Before setting SDON to 1, the SDRAMC clocks must be supplied to the SDRAM
controller.
D3
SDEN: SDRAM Initialize Flag
This bit indicates that the SDRAM has finished initialization (Mode Register Set).
1 (R):
Initialized
0 (R):
Not initialized (default)
SDEN is reset to 0 after power-on, and is set to 1 upon completion of the initialization sequence. Make
sure that SDEN is set to 1 before the SDRAM is accessed.
D2
INIMRS: MRS Command Enable for Initialization Bit
This bit enables to output the MRS (Mode Register Set) command for initialization sequence.
1 (R/W): Enable
0 (R/W): Disable (default)
In order to initialize the SDRAM, the PALL (Precharge All), REF (Auto Refresh), and MRS (Mode
Register Set) commands must be executed sequentially. Note that the initialization sequence depends on
the SDRAM. Refer to the specifications of the SDRAM to be used for the initialization sequence.
Example 1: PALL
→ REF → REF → MRS (→ EMRS)
Example 2: PALL
→ MRS → REF → REF (→ REF → REF → REF → REF → REF → REF)
To execute the MRS/EMRS (Mode Register Set/Extended Mode Register Set) command, write 0x14
to this register (INIMRS should be set to 1). Then write any data to a specific address shown below
according to the CAS latency (MRS) or extended mode parameters (EMRS).
Table II.4.4.2 Data Write Address to Execute the MRS/EMRS Command
CPU address
SDRAM address
MRS
CAS latency = 1
CAS latency = 2
CAS latency = 3
EMRS
A15
A14
A13
A12
A11
A10
A9
A8
A7
A6
A5
A4
A3
A2
A1
1
0
See SDRAM specifications.
0
1
0
1
0
1
0
1
BA1
Mode
reserved
Test mode
CAS latency
WB
Burst length
BT
Mode
reserved
DS
PASR
TCSR
BA0
SDA12 SDA11 SDA10 SDA9
SDA8
SDA7
SDA6
SDA5
SDA4
SDA3
SDA2
SDA1
SDA0
For example, to execute an MRS command with 2 of CAS latency specified, write data (any value) to
address 0x10000442 (when the SDRAM is mapped to area 19) after writing 0x14 to the SDRAM Initial
Register (0x301600).
Note: The CAS latency specified in the MRS command must be the same as the CAS[1:0] (D[3:2]/
0x301610) set value.
CAS[1:0]: CAS Latency Setup Bits in the SDRAM Application Configuration Register (D[3:2]/0x301610)
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