參數(shù)資料
型號： S1C33E07B
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 48 MHz, RISC MICROCONTROLLER, PBGA180
封裝： 12 X 12 MM, 1.20 MM HEIGHT, 0.80 MM PITCH, PLASTIC, FBGA-180
文件頁數(shù)： 183/1018頁
文件大?。?/td> 6970K
代理商： S1C33E07B
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II BUS MODULES: SDRAM CONTROLLER (SDRAMC)
II-4-8
EPSON
S1C33E07 TECHNICAL MANUAL
II.4.1.4 SDRAMC Operating Clock and SDRAM Clock
Operating clock of the SDRAMC
The SDRAMC is clocked by the following clocks generated by the CMU.
For details on how to set and control the clocks, see Section III.1, “Clock Management Unit (CMU).”
The SDRAMC operating clock supply to the SDRAMC is disabled by default setting. Each clock supply can be
controlled in the CMU. Use the respective control bits to turn on only the required clocks to reduce the amount
of power consumed on the chip.
1. SDAPP_CPU_CLK clock
This is the MCLK clock used for interfacing between the CPU and SDRAMC. Turn this clock on when
using the SDRAMC. The clock supply can be controlled by SDAPCPU_CKE (D6/0x301B00).
SDAPCPU_CKE: SDRAMC CPU APP Clock Control Bit in the Gated Clock Control Register 0
(D6/0x301B00)
Furthermore, the SDAPP_CPU_CLK can automatically be stopped in HALT mode. By setting
SDAPCPU_HCKE (D7/0x301B00) to 0, the SDAPP_CPU_CLK stops when the CPU enters HALT mode
and it resumes when the CPU exits HALT mode.
SDAPCPU_HCKE: SDRAMC CPU APP Clock Control (HALT) Bit in the Gated Clock Control Register 0
(D7/0x301B00)
2. SDAPP_LCDC_CLK clock
This is the MCLK clock used for interfacing between the LCDC and SDRAMC. Turn this clock on when
using the SDRAM as the video RAM. The clock supply can be controlled by SDAPLCDC_CKE (D5/
0x301B00).
SDAPLCDC_CKE: SDRAMC LCDC APP Clock Control Bit in the Gated Clock Control Register 0
(D5/0x301B00)
3. Clocks for SDRAM interface and instruction/data queue buffers
The SDRAMC inputs the OSC_W clock (source clock for MCLK) to operate the SDRAM interface. Also
this clock is used as SDCLK (SDRAM synchronous clock). So the SDRAM can be accessed using a clock
two times faster than the CPU clock when MCLK is generated by dividing OSC_W by 2.
The OSC_W clock supply can be controlled by SDAPCPU_CKE (D6/0x301B00) and SDAPLCDC_CKE
(D5/0x301B00). Either one or both are set to 1, the OSC_W clock is supplied to the SDRAMC.
Note: If the operating clock (SDCLK) is stopped while the SDRAM is being accessed, a system
failure may occur due to stoppage of the SDRAM operation in uncontrolled status. The following
operations stop the SDCLK, therefore, do not perform these operations when the SDRAM may be
accessed.
Setting the S1C33E07 in SLEEP status
Switching the P21 port function from SDCLK output to general-purpose input/output
Disabling the clock supply to the SDRAMC module
Besides the CPU, the DMA controller (when DMA transfer from/to the SDRAM is enabled) and
the LCD controller (when SDRAM is configured as the VRAM for the LCDC) access the SDRAM.
In this case, before performing an above operation, disable the DMA transfer and the LCDC so
that the SDRAM will not be accessed.
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