參數(shù)資料
型號： S1C33E07B
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 48 MHz, RISC MICROCONTROLLER, PBGA180
封裝： 12 X 12 MM, 1.20 MM HEIGHT, 0.80 MM PITCH, PLASTIC, FBGA-180
文件頁數(shù)： 178/1018頁
文件大?。?/td> 6970K
代理商： S1C33E07B
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II BUS MODULES: SDRAM CONTROLLER (SDRAMC)
S1C33E07 TECHNICAL MANUAL
EPSON
II-4-3
II
SDRAMC
II.4.1.3 Configuration of SDRAM
SDRAM area
The #CE7 area (area 7, area 19, or area 22) is reserved for the SDRAMC. However, the #CE7 area is configured
for an SRAM area controlled with the SRAMC and the SDRAMC is disabled at initial reset. Therefore, to
use an SDRAM, the #CE7 area must be configured as the SDRAM area by setting SDON (D4/0x301600) and
APPON (D1/0x301610) to 1.
SDON: SDRAM Controller Enable Bit in the SDRAM Initial Register (D4/0x301600)
APPON: SDAPP Control Bit in the SDRAM Application Configuration Register (D1/0x301610)
Note: When SDON (D4/0x301600) and APPON (D1/0x301610) are set to 1, the #CE7 area external
SRAM access conditions set in the SRAMC are disabled.
Setting SDRAM size and access conditions
The table below lists the conditions related to SDRAM size and timing parameters that the SDRAMC can
accommodate.
Table II.4.1.3.1 SDRAM Setup Items
Setup item
SDRAM address
configuration
CAS latency
Burst length
tRP, tRCD
tRAS
tRC, tRFC, tXSR
Content
32M
× 16 bits × 1
16M
× 16 bits × 1
8M
× 16 bits × 1
4M
× 16 bits × 1
1M
× 16 bits × 1 (default)
16M
× 8 bits × 2
8M
× 8 bits × 2
2M
× 8 bits × 2
3, 2 (default) or 1
2 (fixed)
1 (default) to 4 cycles
1 (default) to 8 cycles
1 to 16 cycles (default: 15)
Control bit settings
ADDRC[2:0] (D[2:0]/0x301604) = 111
ADDRC[2:0] (D[2:0]/0x301604) = 011
ADDRC[2:0] (D[2:0]/0x301604) = 010
ADDRC[2:0] (D[2:0]/0x301604) = 001
ADDRC[2:0] (D[2:0]/0x301604) = 000 (default)
ADDRC[2:0] (D[2:0]/0x301604) = 110
ADDRC[2:0] (D[2:0]/0x301604) = 101
ADDRC[2:0] (D[2:0]/0x301604) = 100
CAS[1:0] (D[3:2]/0x301610) = 11, 10 (default) or 01
–
T24NS[1:0] (D[13:12]/0x301604) = 00 (default) to 11
T60NS[2:0] (D[10:8]/0x301604) = 000 (default) to 111
T80NS[3:0] (D[7:4]/0x301604) = 0000 to 1110 (default) and 1111
SDRAM address configuration
Use ADDRC[2:0] (D[2:0]/0x301604) to select SDRAM size and chip configuration. This selection also sets up
the bank size, column address size (page size), and row address size.
ADDRC[2:0]: SDRAM Address Configuration Bits in the SDRAM Configuration Register (D[2:0]/0x301604)
Table II.4.1.3.2 Selecting SDRAM Size
SDRAM configuration
32M
× 16-bit × 1
16M
× 8-bit × 2
8M
× 8-bit × 2
2M
× 8-bit × 2
16M
× 16-bit × 1
8M
× 16-bit × 1
4M
× 16-bit × 1
1M
× 16-bit × 1
ADDRC2
1
0
ADDRC1
1
0
1
0
ADDRC0
1
0
1
0
1
0
1
0
Bank
4
2
4
2
Row
8K
4K
2K
8K
4K
2K
Column
1K
512
256
Memory size
64M bytes
32M bytes
16M bytes
4M bytes
32M bytes
16M bytes
8M bytes
2M bytes
The relationship between the CPU addresses and the Bank, Column, and Row addresses is shown below.
A(m+n+p)
Bank address
Row address
Column address
A(m+n+1)
A(m+n)
A(m+1)
A(m)
A1
A0
DQM
Figure II.4.1.3.1 SDRAM Address
m: Column address size (number of bits) 8 bits (256), 9 bits (512), or 10 bits (1K)
n: Row address size (number of bits)
11 bits (2K), 12 bits (4K), or 13 bits (8K)
p: Bank address size (number of bits)
1 bit (2 banks) or 2 bits (4 banks)
When reading/writing byte data, the SDRAM controller decodes A0/BSL and WRH/BSH into DQML and
DQMH.
Upper address bits that are not used (depending on memory size) are all set to 0s.
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