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參數(shù)資料
| 型號(hào)： | PSD913F2 |
| 英文描述： | 200V 100kRad Hi-Rel Single N-Channel TID Hardened MOSFET in a SMD-2 package; Similar to IRHNA7260 with optional Total Dose Rating of 300kRads |
| 中文描述： | 可配置的存儲(chǔ)系統(tǒng)級(jí)芯片的8位微控制器 |
| 文件頁(yè)數(shù)： | 79/94頁(yè) |
| 文件大?。?/td> | 463K |
| 代理商： | PSD913F2 |
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PSD913F1
Preliminary
78
-15
-20
Symbol
Parameter
Conditions
Max
Min
Max
Unit
t
LVDV
ALE Access Time from
Power Down
150
200
ns
Maximum Delay from APD Enable
to Internal PDN Valid Signal
t
CLWH
Using CLKIN Input
15
*
t
CLCL
(Note 1)
μs
Power Down Timing
(3.0 V to 3.6 V Versions)
Symbol
Parameter
Conditions
Min
Typ
Max
Unit
t
NLNH
Warm RESET Active Low Time (Note 1)
300
ns
t
OPR
RESET High to Operational Device
300
ns
t
NLNH-PO
Power On Reset Active Low Time
(Note 2)
1
ms
Reset Timing
(3.0 V to 3.6 V Versions)
NOTE:
1. t
CLCL
is the CLKIN clock period.
Microcontroller Interface – PSD913F1V AC/DC Parameters
(3.0 V to 3.6 V Versions)
Symbol
Parameter
Conditions
Min
Typ
Max
Unit
t
BVBH
VstbyDetection to VstbyonOutput
High
2.0
μs
t
BXBL
VstbyOff Detection to Vstbyon
Output Low
2.0
μs
V
stbyon
Timing
(3.0 V to 3.6 V Versions)
NOTE:
1. RESET will not reset Flash or EEPROM programming/erase cycles.
2. tNLNH-PO is 10 ms for devices manufactured before the rev. A.
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