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參數(shù)資料
| 型號(hào)： | PSD913F2 |
| 英文描述： | 200V 100kRad Hi-Rel Single N-Channel TID Hardened MOSFET in a SMD-2 package; Similar to IRHNA7260 with optional Total Dose Rating of 300kRads |
| 中文描述： | 可配置的存儲(chǔ)系統(tǒng)級(jí)芯片的8位微控制器 |
| 文件頁數(shù)： | 71/94頁 |
| 文件大?。?/td> | 463K |
| 代理商： | PSD913F2 |
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PSD913F1
Preliminary
70
NOTES:
1.
RD timing has the same timing as DS, LDS, UDS, and PSEN signals.
RD and PSEN have the same timing.
Any input used to select an internal PSD913F1 function.
In multiplexed mode, latched addresses generated from ADIO delay to address output on any Port.
RD timing has the same timing as DS, LDS, and UDS signals.
In Turbo Off mode, add 10ns to t
AVQV
.
2.
3.
4.
5.
6.
-90
-12
-15
Turbo
Off
Symbol
Parameter
Conditions
Min
Max
Min
Max
Min
Max
Unit
t
LVLX
t
AVLX
t
LXAX
t
AVQV
t
SLQV
ALE or AS Pulse Width
20
22
28
ns
Address Setup Time
(Note 3)
6
8
10
ns
Address Hold Time
(Note 3)
8
9
11
ns
Address Valid to Data Valid
(Notes 3 and 6)
90
120
150
Add 10
ns
CS Valid to Data Valid
100
135
150
ns
RD to Data Valid 8-Bit Bus
(Note 5)
32
35
40
ns
t
RLQV
RD or PSEN to Data Valid
8-Bit Bus, 8031, 80251
(Note 2)
38
42
45
ns
t
RHQX
t
RLRH
t
RHQZ
t
EHEL
t
THEH
t
ELTL
RD Data Hold Time
(Note 1)
0
0
0
ns
RD Pulse Width
(Note 1)
32
35
38
ns
RD to Data High-Z
(Note 1)
25
29
33
ns
E Pulse Width
32
36
38
ns
R/W Setup Time to Enable
10
13
18
ns
R/W Hold Time After Enable
0
0
0
ns
t
AVPV
Address Input Valid to
Address Output Delay
(Note 4)
25
28
30
ns
Read Timing
(5 V ± 10% Versions)
Microcontroller Interface – PSD913F1 AC/DC Parameters
(5V ±10% Versions)
相關(guān)PDF資料 |
PDF描述 |
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