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參數(shù)資料
| 型號(hào)： | OR4E2 |
| 廠(chǎng)商： | Lineage Power |
| 英文描述： | Field-Programmable Gate Arrays(現(xiàn)場(chǎng)可編程門(mén)陣列) |
| 中文描述： | 現(xiàn)場(chǎng)可編程門(mén)陣列（現(xiàn)場(chǎng)可編程門(mén)陣列） |
| 文件頁(yè)數(shù)： | 66/132頁(yè) |
| 文件大?。?/td> | 2667K |
| 代理商： | OR4E2 |
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Lucent Technologies Inc.
Preliminary Data Sheet
August 2000
ORCA Series 4 FPGAs
FPGA Configuration Modes
(continued)
5-9739(F)
Figure 40. Asynchronous Peripheral Configuration
Microprocessor Interface Mode
The built-in
MPI
in Series 4 FPGAs is designed for use in configuring the FPGA.
Figure 41 show the glueless inter-
face for FPGA configuration and readback from the PowerPCprocessor. When enabled by the mode pins, the
MPI
handles all configuration/readback control and handshaking with the host processor. For single FPGA configura-
tion, the host sets the configuration control register
PRGM
bit to zero then back to a one and, after reading that the
configuration write data acknowledge register is high, transfers data 8, 16, or 32 bits at a time to the FPGA’s D[#:0]
input pins. If configuring multiple FPGAs through daisy-chain operation is desired, the SYS_DAISY bit must be set
in the configuration control register of the
MPI
.
There are two options for using the host interrupt request in configuration mode. The configuration control register
offers control bits to enable the interrupt on either a bit stream error or to notify the host processor when the FPGA
is ready for more configuration data. The
MPI
status register may be used in conjunction with, or in place of, the
interrupt request options. The status register contains a 2-bit field to indicate the bit stream error status. As previ-
ously mentioned, there is also a bit to indicate the
MPI
’s readiness to receive another byte of configuration data. A
flow chart of the
MPI
configuration process is shown in Figure 42.
MICRO-
PROCESSOR
PRGM
D[7:0]
RDY/BUSY
INIT
DONE
ORCA
SERIES
FPGA
DOUT
CCLK
HDC
LDC
M2
M1
M0
V
DD
TO DAISY-
CHAINED
DEVICES
ADDRESS
DECODE LOGIC
BUS
CONTROLLER
8
CS0
CS1
RD
WR
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